JPH02301100A - センスアンプ回路 - Google Patents
センスアンプ回路Info
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- JPH02301100A JPH02301100A JP1121927A JP12192789A JPH02301100A JP H02301100 A JPH02301100 A JP H02301100A JP 1121927 A JP1121927 A JP 1121927A JP 12192789 A JP12192789 A JP 12192789A JP H02301100 A JPH02301100 A JP H02301100A
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- G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
- G11C17/10—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM
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- G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
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- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の概要）
半導体記憶装置の読出し回路特に読出し専用メモリのセ
ンスアンプ回路に関し、 ビット線容量への過剰なチャージアップを防止し１、高
速動作するセンスアンプを実現することを目的とし、 メモリセルが接続するビット線にコラムゲートを介して
トランジスタを接続し、該トランジスタは負荷を介して
電源へ接続し、該トランジスタのゲートはインバータを
介してビット線へ接続した、読取り専用メモリのセンス
アンプ回路において、ビット線の電位が正常値を越える
とき検出出力を生じる過剰チャージ検出回路と、該回路
の出力により動作してビット線電荷を放電させ、ビット
線電位を正常値へ戻す過剰チャージ放電回路とを備える
よう構成する。
ンスアンプ回路に関し、 ビット線容量への過剰なチャージアップを防止し１、高
速動作するセンスアンプを実現することを目的とし、 メモリセルが接続するビット線にコラムゲートを介して
トランジスタを接続し、該トランジスタは負荷を介して
電源へ接続し、該トランジスタのゲートはインバータを
介してビット線へ接続した、読取り専用メモリのセンス
アンプ回路において、ビット線の電位が正常値を越える
とき検出出力を生じる過剰チャージ検出回路と、該回路
の出力により動作してビット線電荷を放電させ、ビット
線電位を正常値へ戻す過剰チャージ放電回路とを備える
よう構成する。
本発明は、半導体記憶装置の読出し回路特に読出し専用
メモリのセンスアンプ回路に関する。
メモリのセンスアンプ回路に関する。
近年の読み出し専用メモリには、高速かつ大容量の製品
が要求されている。大容量化を実現させるためには、セ
ルトランジスタの電流駆動能力が低下するとしてもそれ
に構わずセル面積を縮小させることが多く、その為少な
いセル電流でも動作するセンスアンプを開発する必要が
ある。
が要求されている。大容量化を実現させるためには、セ
ルトランジスタの電流駆動能力が低下するとしてもそれ
に構わずセル面積を縮小させることが多く、その為少な
いセル電流でも動作するセンスアンプを開発する必要が
ある。
〔従来の技術）
読出し専用メモリ（ＲＯＭ）は第６図に示す如き構成を
している。ｌＯはメモリセルアレイで、多数のワード線
ＷＬとビットｖＡＢＬおよびこれらの各交点部に配設さ
れるメモリセル（図示しない）を有する。ワード線ＷＬ
は行デコーダ１１により選択され、またビア、ト線ＢＬ
は列デコーダ１２により選択され、これらの行、列デコ
ーダへはアドレスバッファ１３を介してアドレス信号が
入力する。列デコーダで選択されたビット線ＢＬの読出
し出力はセンスアンプ１４で増幅され、出力バッファ１
５を通して外部へ出力される。
している。ｌＯはメモリセルアレイで、多数のワード線
ＷＬとビットｖＡＢＬおよびこれらの各交点部に配設さ
れるメモリセル（図示しない）を有する。ワード線ＷＬ
は行デコーダ１１により選択され、またビア、ト線ＢＬ
は列デコーダ１２により選択され、これらの行、列デコ
ーダへはアドレスバッファ１３を介してアドレス信号が
入力する。列デコーダで選択されたビット線ＢＬの読出
し出力はセンスアンプ１４で増幅され、出力バッファ１
５を通して外部へ出力される。
センスアンプ１４の部分は第７図に示すように負荷２１
、トランジスタＱ ＋ ＋およびメモリセル２０を直列
にして電源Ｖｃｃ、グランドＧＮＤ間に接続し、負荷２
１とトランジスタＱ、との接続点の電位を電圧判定回路
２２により検出するようにしている。トランジスタＱ、
のゲートへは、該Ｑ１のソース電位Ｖ、をインバータ２
３により反転して加える。メモリセル２０は、詳しくは
第８図（ａ）（ｂ）に示すように複数のメモリセル２０
ａ、２０ｂ。
、トランジスタＱ ＋ ＋およびメモリセル２０を直列
にして電源Ｖｃｃ、グランドＧＮＤ間に接続し、負荷２
１とトランジスタＱ、との接続点の電位を電圧判定回路
２２により検出するようにしている。トランジスタＱ、
のゲートへは、該Ｑ１のソース電位Ｖ、をインバータ２
３により反転して加える。メモリセル２０は、詳しくは
第８図（ａ）（ｂ）に示すように複数のメモリセル２０
ａ、２０ｂ。
・・・・・・からなる。（ａ）は直列型、（ｂ）は並列
型である。
型である。
本例ではトランジスタであるメモリ２０ａ、２０ｂ２・
・・・・・は直列型の場合エンハンスメント型かディプ
リーション型かによりデータｌ、０を記憶する。並列型
の場合、しきい値の高低によりデータ１．０を記憶する
。
・・・・・は直列型の場合エンハンスメント型かディプ
リーション型かによりデータｌ、０を記憶する。並列型
の場合、しきい値の高低によりデータ１．０を記憶する
。
第８図（ａ）の場合は非選択ワード線はＨレベル、選択
ワード線はＬレベルにする。今ワード線ＷＬｂを選択し
たとすると、他のワード線ＷＬａ、ＷＬｃ、 ・・・・
・・はＨレベルであり、トランジスタ２゜ａ、２０ｃ、
・・・・・・は記憶データのｌ、Ｏに関係なくオンであ
り、トランジスタ２０ｂのみがディプリーションならオ
ン、エンハンスメントならオフである。従ってメモリセ
ル２０ｂの記憶データｌ。
ワード線はＬレベルにする。今ワード線ＷＬｂを選択し
たとすると、他のワード線ＷＬａ、ＷＬｃ、 ・・・・
・・はＨレベルであり、トランジスタ２゜ａ、２０ｃ、
・・・・・・は記憶データのｌ、Ｏに関係なくオンであ
り、トランジスタ２０ｂのみがディプリーションならオ
ン、エンハンスメントならオフである。従ってメモリセ
ル２０ｂの記憶データｌ。
０に従ってビット線ＢＬａに電流が流れ、または流れな
い。このビット線電流（ｉｃｅ１）が流れる／流れない
で、第７図の負荷２１とトランジスタＱ１との接続点の
電位ｖｃが変わり、電圧判定回路２２はこれを検出して
読出しデータ出力を生じる。
い。このビット線電流（ｉｃｅ１）が流れる／流れない
で、第７図の負荷２１とトランジスタＱ１との接続点の
電位ｖｃが変わり、電圧判定回路２２はこれを検出して
読出しデータ出力を生じる。
第８図（ｂ）の場合は選択ワード線はＨレベル、非選択
ワード線はＬレベルである。従って非選択ワード線に属
するメモリセルは記憶データの１． ０に関係なくオフ
であり、選択ワード線に属するメモリセルのみ記憶デー
タ１．０に従って、オン、オフする。このオン／オフで
ビット線ＢＬａに電流が流れまたは流れず、これにより
電圧ｖｃが変わり、電圧判定回路２２はこれを検出して
読出しデータ出力を生じる。
ワード線はＬレベルである。従って非選択ワード線に属
するメモリセルは記憶データの１． ０に関係なくオフ
であり、選択ワード線に属するメモリセルのみ記憶デー
タ１．０に従って、オン、オフする。このオン／オフで
ビット線ＢＬａに電流が流れまたは流れず、これにより
電圧ｖｃが変わり、電圧判定回路２２はこれを検出して
読出しデータ出力を生じる。
デコーダ１２の出力によりオン／オフするコラム選択ゲ
ートはトランジスタＱ、とビット線（セル群）との間に
ある。
ートはトランジスタＱ、とビット線（セル群）との間に
ある。
インバータ２３はビット線電圧ｖつがビット線電流１ｃ
ｅｌのオン／オフで余り変動しないようにする。第１０
図を参照して説明すると、セルＯＮのとき即ちビット線
電流が流れるとき電圧Ｖ、は下るが、インバータ２３の
出力Ｖ、は上り、トランジスタＱ１はオン側に駆動され
、電圧Ｖ、は持トげられ、こうしてＶ、の変動幅が小さ
くされる。
ｅｌのオン／オフで余り変動しないようにする。第１０
図を参照して説明すると、セルＯＮのとき即ちビット線
電流が流れるとき電圧Ｖ、は下るが、インバータ２３の
出力Ｖ、は上り、トランジスタＱ１はオン側に駆動され
、電圧Ｖ、は持トげられ、こうしてＶ、の変動幅が小さ
くされる。
これは高速動作に有効である。電圧ｖｃは、負荷２１の
抵抗をＲとしてＶｃｃ −Ｒ−ｉｃｅｌであり、セル０
Ｎ１０ＦＦで図示のように変る。
抵抗をＲとしてＶｃｃ −Ｒ−ｉｃｅｌであり、セル０
Ｎ１０ＦＦで図示のように変る。
インバータ２３としては第９図に示すように各種ある。
（ａ）はＥ−Ｄ型、［有］）はＥ７Ｅ型、（Ｃ）（ｄ）
はＣＭＯ３型で、Ｑａはｎチャネルエンハンスメント型
ＭＯＳトランジスタ、Ｑｂはｎチャネルディプリージョ
ン型ＭＯＳトランジスタ、ＱｄはｐチャネルＭＯ３）ラ
ンジスタである。（ｅ）〜（ｈ）は負荷部のみ示す。ｐ
チャネルトランジスタＱｄのゲートは（Ｃ）（ｇ）では
グランドへ接続するが、（ｄ）では入力ＩＮへ、（ｈ）
ではドレイン（出力０ＵＴ）へ接続する。
はＣＭＯ３型で、Ｑａはｎチャネルエンハンスメント型
ＭＯＳトランジスタ、Ｑｂはｎチャネルディプリージョ
ン型ＭＯＳトランジスタ、ＱｄはｐチャネルＭＯ３）ラ
ンジスタである。（ｅ）〜（ｈ）は負荷部のみ示す。ｐ
チャネルトランジスタＱｄのゲートは（Ｃ）（ｇ）では
グランドへ接続するが、（ｄ）では入力ＩＮへ、（ｈ）
ではドレイン（出力０ＵＴ）へ接続する。
インバータ２３の入出力特性は第１１図に示す如くで、
入力電圧Ｖ、がＬ（ロー）のとき出力電圧Ｖ、はＨ（ハ
イ）、■、がＨのとき■、はＬであり、これらの中間で
は図示のように比例的変化をする。第７図の電圧Ｖ、の
変化幅ΔＶ、はこの比例範囲にとってあり、図示の変化
幅ΔＶ、に対し拡大されたｖｌの変化ΔＶ、が得られる
。トランジスタＱ１がオン／オフする境界はＶｔｈｌ
を該トランジスタの闇値としてＶｂ Ｖ＠＝Ｖｔｈ＋
である。Ｐ、はセルがオンのときのバランス点、Ｐ！
はセルがオフのときのバランス点である。図示のように
電圧ｖ１の変化は小さい。
入力電圧Ｖ、がＬ（ロー）のとき出力電圧Ｖ、はＨ（ハ
イ）、■、がＨのとき■、はＬであり、これらの中間で
は図示のように比例的変化をする。第７図の電圧Ｖ、の
変化幅ΔＶ、はこの比例範囲にとってあり、図示の変化
幅ΔＶ、に対し拡大されたｖｌの変化ΔＶ、が得られる
。トランジスタＱ１がオン／オフする境界はＶｔｈｌ
を該トランジスタの闇値としてＶｂ Ｖ＠＝Ｖｔｈ＋
である。Ｐ、はセルがオンのときのバランス点、Ｐ！
はセルがオフのときのバランス点である。図示のように
電圧ｖ１の変化は小さい。
多値論理の時は電流量が何段階かに分れているが、２値
論理のときは電流が流れる、流れないの２状態であるこ
とが多い。こ＼では電流が流れる／流れない、の２段階
を例にする。
論理のときは電流が流れる、流れないの２状態であるこ
とが多い。こ＼では電流が流れる／流れない、の２段階
を例にする。
前述のように、インバータ２３の出力がトランジスタＱ
１を介してインバータの入力に帰還されているので、イ
ンバータ入力Ｖ、の変動範囲は僅かである。メモリセル
が電流を流す状態から流さない状態へ変化して行くと、
Ｖｂ−ｖ、がＱｌの■いになったところで電流は流れな
くなる（Ｐ。
１を介してインバータの入力に帰還されているので、イ
ンバータ入力Ｖ、の変動範囲は僅かである。メモリセル
が電流を流す状態から流さない状態へ変化して行くと、
Ｖｂ−ｖ、がＱｌの■いになったところで電流は流れな
くなる（Ｐ。
点）。メモリセルが電流を流すと、トランジスタＱ１に
流れる電流とセル電流が一致するまでＶｂ−ｖ、が変化
する（Ｐｔ点）。
流れる電流とセル電流が一致するまでＶｂ−ｖ、が変化
する（Ｐｔ点）。
セルとセンスアンプとの間にはコラム選択ゲートが接続
されており、これは比較的大きな容量成分を持つ。これ
を第１２図に示すまた第１３図に示すようにビット線Ｂ
Ｌとワード線ＷＬの間にも寄生容量ＣＷｌｌがある。Ｃ
１１Ｌはビット線ＢＬとグランドとの間の寄生容量であ
る。ビット線電位はは＜Ｖ、に等しく、Ｖ、が変化する
ということはビット線電位が変化するということ、従っ
てビット線容量Ｃ，Ｌ、Ｃ，１ｍに蓄えられている電荷
の量が変化するということであり、セルが電流を流す時
はセルはセンス電流の他にビット線容量の電荷の放電電
流も流さなければならない。この放電電流分だけ、セル
に流れている電流とセンスしている電流との間に差が生
じ、アクセス遅れの１要因になる。
されており、これは比較的大きな容量成分を持つ。これ
を第１２図に示すまた第１３図に示すようにビット線Ｂ
Ｌとワード線ＷＬの間にも寄生容量ＣＷｌｌがある。Ｃ
１１Ｌはビット線ＢＬとグランドとの間の寄生容量であ
る。ビット線電位はは＜Ｖ、に等しく、Ｖ、が変化する
ということはビット線電位が変化するということ、従っ
てビット線容量Ｃ，Ｌ、Ｃ，１ｍに蓄えられている電荷
の量が変化するということであり、セルが電流を流す時
はセルはセンス電流の他にビット線容量の電荷の放電電
流も流さなければならない。この放電電流分だけ、セル
に流れている電流とセンスしている電流との間に差が生
じ、アクセス遅れの１要因になる。
■、の変化が小さいということはビット線電位の変化が
小さいということであり、ビット線容量に蓄えられてい
る電荷の変化が少く、放電電流による速度（アクセス）
遅れが少なくなるため、速度の面で有利な点である。
小さいということであり、ビット線容量に蓄えられてい
る電荷の変化が少く、放電電流による速度（アクセス）
遅れが少なくなるため、速度の面で有利な点である。
ところが、何らかの原因でビット線電位が通常の動作範
囲を超えて上昇すると、セルトランジスタが過剰なビッ
ト線電位の電荷を放電した後でないとセンスアンプは動
作しない。上記の原因としては、ワード線−ビット線間
の寄生容量Ｃ６Ｉｍによってワード線の電位変動がビッ
ト線に反映される現象や、ノイズ等による電源電位変動
によってセンスアンプの動作点が変動することなどが挙
げられる。
囲を超えて上昇すると、セルトランジスタが過剰なビッ
ト線電位の電荷を放電した後でないとセンスアンプは動
作しない。上記の原因としては、ワード線−ビット線間
の寄生容量Ｃ６Ｉｍによってワード線の電位変動がビッ
ト線に反映される現象や、ノイズ等による電源電位変動
によってセンスアンプの動作点が変動することなどが挙
げられる。
電源電圧変動による過剰チャージアップを第１４図、第
１５図で説明するに、電源電圧ＶｃｃでセルＯＦＦ状態
の定常状Ｉ（第１４図の状態Ａ）から電源電圧がＶｃｃ
＋ΔＶに変化すると、インバータ２３の入力端子Ｖ、は
、新しい電源電圧のもとでは見かけ上紙下したように検
知されるため、■。
１５図で説明するに、電源電圧ＶｃｃでセルＯＦＦ状態
の定常状Ｉ（第１４図の状態Ａ）から電源電圧がＶｃｃ
＋ΔＶに変化すると、インバータ２３の入力端子Ｖ、は
、新しい電源電圧のもとでは見かけ上紙下したように検
知されるため、■。
が上昇する（第１４図の状態Ｂ、第１５図のａ−＋ｂ）
。その結果トランジスタＱ、を通して電流が流れ、ビッ
ト線容量をチャージアップし、その結果Ｖ、が一上昇し
、Ｖｌ、が下降して、Ｖｃｃ＋Δ■のもとての新しい定
常状態になる（状態Ｃ１ｂ→Ｃ）。
。その結果トランジスタＱ、を通して電流が流れ、ビッ
ト線容量をチャージアップし、その結果Ｖ、が一上昇し
、Ｖｌ、が下降して、Ｖｃｃ＋Δ■のもとての新しい定
常状態になる（状態Ｃ１ｂ→Ｃ）。
この状態から電源電圧がＶｃｃにもどった場合、見かけ
上Ｖ、が上昇したように検知され、■、が下降する（状
態り、ｃ−ｄ）。ところが、ｖｂがいくら下降したとし
ても、ｖｂ ｖｂ−ｖｔｈ＋以下ではトランジスタＱ
１がＯＦＦするだけであり、電流の供給が断たれるだけ
である。そのため、ビット線容量によってＶ、は、その
ままの電位を保持してしまう（状ＪｉｌＥ、ｄ）、ここ
でセルの状態がＯＦＦからＯＮへ変化すると、セルトラ
ンジスタを通して過剰にチャージアップされている電荷
がディスチャージされてゆき、ｖｌの電位が下降し、■
、が上昇してゆく（状態Ｆ、ｄ−＋ａ）。そして、Ｖｂ
−Ｖ、＞ｖい、となるまで過剰な電荷をディスチャージ
した後、通常のセンス動作が行われる（状態Ｇ、ａ−＋
ｅ）。従来のセルトランジスタの電流駆動能力では、状
態Ｆ、ａ−ｅの時間遅れはあまり問題にならなかったが
、微細化によりセルの電流駆動能力が弱くなると、この
部分での時間遅れが大になり、アクセスタイムに大きな
影響を及ぼすことになる。
上Ｖ、が上昇したように検知され、■、が下降する（状
態り、ｃ−ｄ）。ところが、ｖｂがいくら下降したとし
ても、ｖｂ ｖｂ−ｖｔｈ＋以下ではトランジスタＱ
１がＯＦＦするだけであり、電流の供給が断たれるだけ
である。そのため、ビット線容量によってＶ、は、その
ままの電位を保持してしまう（状ＪｉｌＥ、ｄ）、ここ
でセルの状態がＯＦＦからＯＮへ変化すると、セルトラ
ンジスタを通して過剰にチャージアップされている電荷
がディスチャージされてゆき、ｖｌの電位が下降し、■
、が上昇してゆく（状態Ｆ、ｄ−＋ａ）。そして、Ｖｂ
−Ｖ、＞ｖい、となるまで過剰な電荷をディスチャージ
した後、通常のセンス動作が行われる（状態Ｇ、ａ−＋
ｅ）。従来のセルトランジスタの電流駆動能力では、状
態Ｆ、ａ−ｅの時間遅れはあまり問題にならなかったが
、微細化によりセルの電流駆動能力が弱くなると、この
部分での時間遅れが大になり、アクセスタイムに大きな
影響を及ぼすことになる。
本発明はか−る点を改善しようとするもので、ビット線
容量への過剰なチャージアップを防止し、高速動作する
センスアンプを実現することを「（的とするものである
。
容量への過剰なチャージアップを防止し、高速動作する
センスアンプを実現することを「（的とするものである
。
〔課題を解決するための手段］
第１図に示すように本発明では、ビット線の過剰チャー
ジアップを検出する回路２４と、該検出回路の出力によ
り動作する過剰チャージ放電回路２５を設ける。
ジアップを検出する回路２４と、該検出回路の出力によ
り動作する過剰チャージ放電回路２５を設ける。
過剰チャージアップは電位上昇として検出できる。そこ
で第１図（ａ） （ｂ）では過剰チャージ検出回路２４
はビット線電位ｖ１を受け、これにより過剰チャージア
ップを検出する。また第１図（Ｃ）では過剰チャージ検
出回路２４はインバータ２３の出力電圧Ｖｂ （１−ラ
ンジスタＱ１のゲート電圧）を受け、第１°図（ｄ）で
はこれら両方の電圧ｖａ＋ ｖｂを受ける。
で第１図（ａ） （ｂ）では過剰チャージ検出回路２４
はビット線電位ｖ１を受け、これにより過剰チャージア
ップを検出する。また第１図（Ｃ）では過剰チャージ検
出回路２４はインバータ２３の出力電圧Ｖｂ （１−ラ
ンジスタＱ１のゲート電圧）を受け、第１°図（ｄ）で
はこれら両方の電圧ｖａ＋ ｖｂを受ける。
この構成では、過剰チャージ検出回路２４によってビッ
ト線の過剰チャージが検出されると、過剰チャージ放電
回路２５が動作してピント線の過剰チャージを放電する
。この放電でビット線電位が下がり、過剰チャージアッ
プ状態から脱すると、放電回路２５は動作を停止する。
ト線の過剰チャージが検出されると、過剰チャージ放電
回路２５が動作してピント線の過剰チャージを放電する
。この放電でビット線電位が下がり、過剰チャージアッ
プ状態から脱すると、放電回路２５は動作を停止する。
これで第１５図のｄからａへ戻り、セルＯＮで直ちにａ
からｅへ移動し、センスを開始することができて、第１
４図の状態Ｆを除き高速動作することができる。
からｅへ移動し、センスを開始することができて、第１
４図の状態Ｆを除き高速動作することができる。
第２図に示すようにｖｂ ｖ、＝ＶＬｈｌの直線とイ
ンバータの入出力特性との交点Ｐがセルオフでの定常点
であり、これよりＶ、の高い範囲、Ｖｂの低い範囲が過
剰チャージ状態ＯＣである。第１図（ａ）、 （ｂ）、
（Ｃ）の過剰チャージ検出回路はこのｖ＆＋■ｂ ＋
ｖｂ Ｖｍの異常を検出する。
ンバータの入出力特性との交点Ｐがセルオフでの定常点
であり、これよりＶ、の高い範囲、Ｖｂの低い範囲が過
剰チャージ状態ＯＣである。第１図（ａ）、 （ｂ）、
（Ｃ）の過剰チャージ検出回路はこのｖ＆＋■ｂ ＋
ｖｂ Ｖｍの異常を検出する。
［実施例］
第３図および第４図に本発明の実施例を示す。
全図を通してそうであるが、他の図と同じ部分には同じ
符号が付しである。
符号が付しである。
第３図（ａ）では過剰チャージ検出回路２４は電圧Ｖ、
の判定回路２４ａであり、過剰チャージ放電回路２５は
ビット線とグランド間を接続するトランジスタ２５ａで
ある。電圧判定回路２４ａにはインバータまたはコンパ
レータを使用でき、前者なら電圧Ｖ、が該インバータの
闇値を越えるが否かで、また後者なら電圧Ｖ、がコンパ
レータに与えた基準電圧を越えるか否かで過剰チャージ
を検出する。ビット線電圧Ｖ、が１記閾値または基準電
圧を越えると電圧判定回路２４ａの出力はＨレベルにな
り、トランジスタ２５ａをオンにしてビット線電荷を放
電させる。この放電でピッ１−線電圧Ｖ、が下ると電圧
判定回路２４ａの出力はＬになり、トランジスタ２５ａ
はオフになって放電を停止する。
の判定回路２４ａであり、過剰チャージ放電回路２５は
ビット線とグランド間を接続するトランジスタ２５ａで
ある。電圧判定回路２４ａにはインバータまたはコンパ
レータを使用でき、前者なら電圧Ｖ、が該インバータの
闇値を越えるが否かで、また後者なら電圧Ｖ、がコンパ
レータに与えた基準電圧を越えるか否かで過剰チャージ
を検出する。ビット線電圧Ｖ、が１記閾値または基準電
圧を越えると電圧判定回路２４ａの出力はＨレベルにな
り、トランジスタ２５ａをオンにしてビット線電荷を放
電させる。この放電でピッ１−線電圧Ｖ、が下ると電圧
判定回路２４ａの出力はＬになり、トランジスタ２５ａ
はオフになって放電を停止する。
第３図（ｂ）では電圧判定回路２４ａはインバータ出力
■、を監視し、それが低下して上記の如き闇値または基
準電圧以下になるときトランジスタ２５ａをオンにする
。
■、を監視し、それが低下して上記の如き闇値または基
準電圧以下になるときトランジスタ２５ａをオンにする
。
第４図（ａ）（ｂ）は第３図（ａ）（ｂ）に類似である
が、第３図ではｎチャネルトランジスタ２５ａを使用し
ているのに対し、ｐチャネルトランジスタ２５ｂを使用
している。他は第３図と同様である。
が、第３図ではｎチャネルトランジスタ２５ａを使用し
ているのに対し、ｐチャネルトランジスタ２５ｂを使用
している。他は第３図と同様である。
第４図（Ｃ）では、過剰チャージ検出回路２４と過剰チ
ャージ放電回路２５カ月つのトランジスタ２５ｃで構成
される。このトランジスタ２５ｃはダイオード接続され
ており、その闇値をｖ ｔｈｚとしてｖ、−Ｖｂ≧ｖ
ｔｈｚでオンになり、放電を流す。
ャージ放電回路２５カ月つのトランジスタ２５ｃで構成
される。このトランジスタ２５ｃはダイオード接続され
ており、その闇値をｖ ｔｈｚとしてｖ、−Ｖｂ≧ｖ
ｔｈｚでオンになり、放電を流す。
従ってｖ、−ｖゎ＝■い２に修正される。この状態を第
５図（ｄ）に示す。正常状態から見るとＰ、−Ｐだけ修
正不足であるが、回路は簡単である。
５図（ｄ）に示す。正常状態から見るとＰ、−Ｐだけ修
正不足であるが、回路は簡単である。
第４図（ｄ）では過剰チャージ検出回路２４と過剰チャ
ージ放電回路２５をｎチャネルトランジスタ２４ｂ、２
４ｃ、２５ｄで構成する。トランジスタ２４ｂと２４ｃ
の直列接続点の電圧を■４とすると、ｖ、−ｖ４≧Ｖｔ
ｈ２でトランジスタ２５ｄはオンになり、トランジスタ
２４ｃは常時オンであるから、ビット線過剰チャージを
放電することができる。放電限界はＶｍ ｖａ＝ｖｔ
ｈであり、これを第５図（ｂ）に示す。■４はＶ、より
トランジスタ２４ｂの閾値Ｖい、だけ低いから、第４図
（ｃ）より２１点をＰ点へ近付けることができる。
ージ放電回路２５をｎチャネルトランジスタ２４ｂ、２
４ｃ、２５ｄで構成する。トランジスタ２４ｂと２４ｃ
の直列接続点の電圧を■４とすると、ｖ、−ｖ４≧Ｖｔ
ｈ２でトランジスタ２５ｄはオンになり、トランジスタ
２４ｃは常時オンであるから、ビット線過剰チャージを
放電することができる。放電限界はＶｍ ｖａ＝ｖｔ
ｈであり、これを第５図（ｂ）に示す。■４はＶ、より
トランジスタ２４ｂの閾値Ｖい、だけ低いから、第４図
（ｃ）より２１点をＰ点へ近付けることができる。
第４図（ｅ）では過剰チャージ検出回路２４はｎチャネ
ルトランジスタ２４ｂ、２４ｄ、２４ｃで構成し、過剰
チャージ放電回路２５はｐチ中ネルトランジスタ２５ｂ
で構成する。この回路では、トランジスタ２５ｂの閾値
■い、として、ｖ、−ｖ４≦Ｌｌ、ｚで該トランジスタ
２５ｂはオンになり、ビット線過剰チャージを放電する
。■４は、トランジスタ２４ｂ、２４ｄの閾値を■い３
＋ ■Ｌｈ４として、Ｖａ＝Ｖｂ Ｖｔｈｚ
Ｖい、であるから第５図（Ｃ）に示すように２３点を一
層Ｐ点へ近付けることができる。ｖｌ ｒ ｖｂ間に
Ｖｂ＝−Ａｖ。
ルトランジスタ２４ｂ、２４ｄ、２４ｃで構成し、過剰
チャージ放電回路２５はｐチ中ネルトランジスタ２５ｂ
で構成する。この回路では、トランジスタ２５ｂの閾値
■い、として、ｖ、−ｖ４≦Ｌｌ、ｚで該トランジスタ
２５ｂはオンになり、ビット線過剰チャージを放電する
。■４は、トランジスタ２４ｂ、２４ｄの閾値を■い３
＋ ■Ｌｈ４として、Ｖａ＝Ｖｂ Ｖｔｈｚ
Ｖい、であるから第５図（Ｃ）に示すように２３点を一
層Ｐ点へ近付けることができる。ｖｌ ｒ ｖｂ間に
Ｖｂ＝−Ａｖ。
十Ｂなる関係があるとすると（Ａ、Ｂはインバータのリ
ニア部分の特性ｙの勾配と定数）、■、。＝−Ａｖ、。
ニア部分の特性ｙの勾配と定数）、■、。＝−Ａｖ、。
＋Ｂ
Ｖ ｂ ＋ ＝ Ａ Ｖ ａ １ ＋ ＢＶ ｂｏ
＝ Ｖ ｍｏ ＋Ｖ ＬｈｔＶｂｌ””Ｖｍｌ＋ＶＬｂ
３＋Ｖｔｈ４ Ｖｔｈ２’−’ テＶ ｔｋｌ ＝Ｖ
ＬｋＮ＋ Ｖ Ｌｈ２ ＋ Ｖ Ｌｈ４ Ｖ Ｌｈ
ｔ ＝Ｖ ｔｈｌｌとおき、整理すると、 ＶＩＡ＠ Ｖｂｔ＝ ｖａＱ ｖ、＋ ＶＬｈＮ
ＶＬｈ＄１”’ Ａ （Ｖ ＠Ｉ Ｖ ｎｏ） 従って Ｖａｌ ｖｓｏ＝ （Ｖｔｂｓ Ｖｔｈｐ）／（１
＋Ａ）Ｖｂｏ ｖｂ＋＝Ａ（νｔｈＮＶｔｈｐ）／（
１＋Ａ）＃Ｖｚｈｓ−シＬｈＰとなり、■い、４−■い
、なら（一般にこの差は数１００ｍＶ）ＶｍｔＬ＝、Ｖ
ｍｏ＋ ＶＢ”：Ｖｙである。
＝ Ｖ ｍｏ ＋Ｖ ＬｈｔＶｂｌ””Ｖｍｌ＋ＶＬｂ
３＋Ｖｔｈ４ Ｖｔｈ２’−’ テＶ ｔｋｌ ＝Ｖ
ＬｋＮ＋ Ｖ Ｌｈ２ ＋ Ｖ Ｌｈ４ Ｖ Ｌｈ
ｔ ＝Ｖ ｔｈｌｌとおき、整理すると、 ＶＩＡ＠ Ｖｂｔ＝ ｖａＱ ｖ、＋ ＶＬｈＮ
ＶＬｈ＄１”’ Ａ （Ｖ ＠Ｉ Ｖ ｎｏ） 従って Ｖａｌ ｖｓｏ＝ （Ｖｔｂｓ Ｖｔｈｐ）／（１
＋Ａ）Ｖｂｏ ｖｂ＋＝Ａ（νｔｈＮＶｔｈｐ）／（
１＋Ａ）＃Ｖｚｈｓ−シＬｈＰとなり、■い、４−■い
、なら（一般にこの差は数１００ｍＶ）ＶｍｔＬ＝、Ｖ
ｍｏ＋ ＶＢ”：Ｖｙである。
以−Ｆ説明したように本発明によれば、ビット線電位が
一定以トに過剰チャージアップされるのを制限すること
ができるので、過剰チャージ放電のためのセンス時間遅
れを低減することができ、電流駆動能力が弱いセルでも
高速にセンスすることができ、高集積化に寄与するとこ
ろが大きい。
一定以トに過剰チャージアップされるのを制限すること
ができるので、過剰チャージ放電のためのセンス時間遅
れを低減することができ、電流駆動能力が弱いセルでも
高速にセンスすることができ、高集積化に寄与するとこ
ろが大きい。
第１図は本発明の原理説明図、
第２図は過剰チャージ状態の説明図、
第３図及び第４図は本発明の各種実施例の回路図、
第５図は第４図の動作説明図、
第６図は読取り専用メモリのブロック図、第７図はセン
スアンプ回路の説明図、 第８図はメモリセルアレイの説明図、 第９図は各種インバータの回路図、 第１０図はセンスアンプの動作説明図、第１１図はセン
スアンプの動作説明図、第１２図はビット線寄生容量の
説明図、第１３図はワード線とビット線との間の容量の
説明図、 第１４図および第１５図は電源電圧変動があった場合の
センス動作の説明図である。 第１図でＱｌはトランジスタ、２３はインバータ、■、
はビット線電圧、■、はインバータ出力電圧である。
スアンプ回路の説明図、 第８図はメモリセルアレイの説明図、 第９図は各種インバータの回路図、 第１０図はセンスアンプの動作説明図、第１１図はセン
スアンプの動作説明図、第１２図はビット線寄生容量の
説明図、第１３図はワード線とビット線との間の容量の
説明図、 第１４図および第１５図は電源電圧変動があった場合の
センス動作の説明図である。 第１図でＱｌはトランジスタ、２３はインバータ、■、
はビット線電圧、■、はインバータ出力電圧である。
Claims (1)
- 【特許請求の範囲】 １、読み取り専用メモリのセンスアンプ回路において、
ビット線の電位（Ｖ＿ａ）が正常値を越えるとき検出出
力を生じる過剰チャージ検出回路（２４）と、 該回路の出力により動作してビット線電荷を放電させ、
ビット線電位を正常値へ戻す過剰チャージ放電回路（２
５）とを備えることを特徴とするセンスアンプ回路。 ２、メモリセルが接続するビット線にコラムゲートを介
してトランジスタ（Ｑ＿１）を接続し、該トランジスタ
は負荷（２１）を介して電源へ接続し、該トランジスタ
のゲートはインバータ（２３）を介してビット線へ接続
した、読取り専用メモリのセンスアンプ回路において、
過剰チャージ検出回路は、ビット線電位、インバータ出
力電圧、ビット線電位とインバータ出力電圧、のいずれ
かにより動作するようにされてなることを特徴とするセ
ンスアンプ回路。 ３、過剰チャージ放電回路は、ビット線とグランド間に
接続されたｎチャネルまたはｐチャネルＭＯＳトランジ
スタであることを特徴とする請求項１記載のセンスアン
プ。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12192789A JP2583606B2 (ja) | 1989-05-16 | 1989-05-16 | センスアンプ回路 |
| US07/523,507 US5293088A (en) | 1989-05-16 | 1990-05-15 | Sense amplifier circuit |
| EP90109264A EP0399362B1 (en) | 1989-05-16 | 1990-05-16 | A sense amplifier circuit |
| DE69016829T DE69016829T2 (de) | 1989-05-16 | 1990-05-16 | Leseverstärkerschaltung. |
| KR1019900007008A KR930004174B1 (ko) | 1989-05-16 | 1990-05-16 | 센스 증폭기 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12192789A JP2583606B2 (ja) | 1989-05-16 | 1989-05-16 | センスアンプ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02301100A true JPH02301100A (ja) | 1990-12-13 |
| JP2583606B2 JP2583606B2 (ja) | 1997-02-19 |
Family
ID=14823368
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12192789A Expired - Fee Related JP2583606B2 (ja) | 1989-05-16 | 1989-05-16 | センスアンプ回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5293088A (ja) |
| EP (1) | EP0399362B1 (ja) |
| JP (1) | JP2583606B2 (ja) |
| KR (1) | KR930004174B1 (ja) |
| DE (1) | DE69016829T2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH0330192A (ja) * | 1989-06-27 | 1991-02-08 | Toshiba Corp | 半導体記憶装置 |
| JPH08203271A (ja) * | 1995-01-30 | 1996-08-09 | Nec Corp | 半導体記憶装置 |
| US6525967B1 (en) | 1995-02-10 | 2003-02-25 | Micron Technology, Inc. | Fast-sensing amplifier for flash memory |
| US6578124B1 (en) | 1995-02-10 | 2003-06-10 | Micron Technology, Inc. | Serial command port method, circuit, and system including main and command clock generators to filter signals of less than a predetermined duration |
| JP2009146563A (ja) * | 2001-12-07 | 2009-07-02 | Hynix Semiconductor Inc | 磁気抵抗ラム |
| US7609555B2 (en) | 2004-06-29 | 2009-10-27 | Samsung Electronics Co., Ltd. | Sensing circuit for flash memory device operating at low power supply voltage |
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| US6654301B2 (en) * | 2001-09-27 | 2003-11-25 | Sun Microsystems, Inc. | Multiple discharge capable bit line |
| JP4052895B2 (ja) * | 2002-08-07 | 2008-02-27 | シャープ株式会社 | メモリセル情報の読み出し回路および半導体記憶装置 |
| EP1505605A1 (en) | 2003-08-06 | 2005-02-09 | STMicroelectronics S.r.l. | Improved sensing circuit for a semiconductor memory including bit line precharging and discharging functions |
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| CN109785889B (zh) * | 2018-12-29 | 2021-08-17 | 长江存储科技有限责任公司 | 一种自适应的充放电电路、方法以及设备 |
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| US4939693A (en) * | 1989-02-14 | 1990-07-03 | Texas Instruments Incorporated | BiCMOS static memory with improved performance stability |
-
1989
- 1989-05-16 JP JP12192789A patent/JP2583606B2/ja not_active Expired - Fee Related
-
1990
- 1990-05-15 US US07/523,507 patent/US5293088A/en not_active Expired - Lifetime
- 1990-05-16 DE DE69016829T patent/DE69016829T2/de not_active Expired - Fee Related
- 1990-05-16 KR KR1019900007008A patent/KR930004174B1/ko not_active Expired - Fee Related
- 1990-05-16 EP EP90109264A patent/EP0399362B1/en not_active Expired - Lifetime
Patent Citations (3)
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| US7961521B2 (en) | 2004-06-29 | 2011-06-14 | Samsung Electronics Co., Ltd. | Sensing circuit for flash memory device operating at low power supply voltage |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0399362A2 (en) | 1990-11-28 |
| US5293088A (en) | 1994-03-08 |
| KR930004174B1 (ko) | 1993-05-21 |
| JP2583606B2 (ja) | 1997-02-19 |
| EP0399362A3 (en) | 1991-03-20 |
| EP0399362B1 (en) | 1995-02-15 |
| DE69016829D1 (de) | 1995-03-23 |
| KR900019046A (ko) | 1990-12-22 |
| DE69016829T2 (de) | 1995-10-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |