JPS63204656A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
- Publication number
- JPS63204656A JPS63204656A JP62036987A JP3698787A JPS63204656A JP S63204656 A JPS63204656 A JP S63204656A JP 62036987 A JP62036987 A JP 62036987A JP 3698787 A JP3698787 A JP 3698787A JP S63204656 A JPS63204656 A JP S63204656A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- film
- contact
- film transistor
- contact layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
Landscapes
- Liquid Crystal (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
本発明はスタガード型アモルファスシリコン薄膜トラン
ジスタの製造方法において、ソース・ドレイン電極のｎ
’ａ−Ｓｔと活性層のａ−Ｓｉ：Ｈとのコンタクトを改
善するため、ｎ’ａ−Ｓｉ層などのフォトリソグラフィ
工程が終了した後、上記ｎ’ａ−３ｔ層表面に予め形成
しておいた酸化膜（Ｓｉｎ、膜）を除去し、しかる後活
性層のａ−Ｓｉ：Ｈを成膜するようにしたものである。
ジスタの製造方法において、ソース・ドレイン電極のｎ
’ａ−Ｓｔと活性層のａ−Ｓｉ：Ｈとのコンタクトを改
善するため、ｎ’ａ−Ｓｉ層などのフォトリソグラフィ
工程が終了した後、上記ｎ’ａ−３ｔ層表面に予め形成
しておいた酸化膜（Ｓｉｎ、膜）を除去し、しかる後活
性層のａ−Ｓｉ：Ｈを成膜するようにしたものである。
本発明はスタガード型アモルファスシリコン層よりなる
活性層を有する薄膜トランジスタの製造方法に係り、特
に活性層とその上に積層するゲート絶縁膜の形成方法に
関する。
活性層を有する薄膜トランジスタの製造方法に係り、特
に活性層とその上に積層するゲート絶縁膜の形成方法に
関する。
アクティブマトリクス型液晶パネルのスイッチング素子
として、活性層をアモルファスシリコン（ａ−Ｓｉ）層
により形成し、逆スタガード型構成とした薄膜トランジ
スタ（ＴＰＴ）が多く用いられていたが、液晶表示用マ
トリクスの製造工程が筒車化できる点で、スタガード型
構造が見直され、その素子特性の向上及び安定化が種々
検討されている。
として、活性層をアモルファスシリコン（ａ−Ｓｉ）層
により形成し、逆スタガード型構成とした薄膜トランジ
スタ（ＴＰＴ）が多く用いられていたが、液晶表示用マ
トリクスの製造工程が筒車化できる点で、スタガード型
構造が見直され、その素子特性の向上及び安定化が種々
検討されている。
第２図により従来のスタガード型ＴＰＴの製造方法を、
その製造工程の順に説明する。
その製造工程の順に説明する。
同図（ａｌに示すように、絶縁性基板１例えばガラス基
板１の上に、ソース、ドレイン電極となる金属膜２と、
その上にｎ″ａ−Ｓｉ層３を積層し、その上にソース、
ドレイン電極パターニング用のレジスト膜７を形成する
〔同図（ａ）参照〕。
板１の上に、ソース、ドレイン電極となる金属膜２と、
その上にｎ″ａ−Ｓｉ層３を積層し、その上にソース、
ドレイン電極パターニング用のレジスト膜７を形成する
〔同図（ａ）参照〕。
次いで上記レジスト膜７をマスクとしてｎ″ ａ−Ｓｉ
層３と金属膜２を順次エツチングした後、上記レジスト
膜７を除去する〔同図（ｂｌ参照〕。
層３と金属膜２を順次エツチングした後、上記レジスト
膜７を除去する〔同図（ｂｌ参照〕。
次いでｎ＋ａ−Ｓｉ層３に弗酸系エッチャントによる表
面処理を施し、表面の自然酸化膜を除去する〔同図（Ｃ
）参照〕。
面処理を施し、表面の自然酸化膜を除去する〔同図（Ｃ
）参照〕。
次いで活性層となるａ−Ｓｉ 二Ｈ層４．ゲート絶縁膜
となる５ｉＮ（窒化シリコン）層５を成膜する〔同図（
ｄｌ参照〕。なおゲート絶縁膜としては、二酸化シリコ
ン（ＳｉＯ□）層等を用いてもよい。
となる５ｉＮ（窒化シリコン）層５を成膜する〔同図（
ｄｌ参照〕。なおゲート絶縁膜としては、二酸化シリコ
ン（ＳｉＯ□）層等を用いてもよい。
次いでゲート電極となる導電層６を形成し、その上にゲ
ート電極バターニングのためのレジスト膜８を形成する
〔同図（ｅ）参照〕。
ート電極バターニングのためのレジスト膜８を形成する
〔同図（ｅ）参照〕。
次いで上記レジスト膜８をマスクとして、導電層６．Ｓ
ｉＮ層５．ａ−Ｓｉ：０層４． ｎ” ａ −Ｓｉ層３
を順次エツチングした後、マスクとして用いたレジスト
膜８を除去する〔同図（ｆｌ参照〕。
ｉＮ層５．ａ−Ｓｉ：０層４． ｎ” ａ −Ｓｉ層３
を順次エツチングした後、マスクとして用いたレジスト
膜８を除去する〔同図（ｆｌ参照〕。
なお、ここでは導電Ｎ６とａ−Ｓｉ：０層４を一度のフ
ォトリソグラフィ工程でバターニングする例を示したが
、勿論これらは別々の工程でエツチングしても良い。
ォトリソグラフィ工程でバターニングする例を示したが
、勿論これらは別々の工程でエツチングしても良い。
以上によりスタガード型ＴＰＴが完成する。
上記従来のＴＰＴの製造方法では、ソース・ドレイン電
極のエツチングによるバターニングのため、ｎ″ａ−Ｓ
ｉ層上に直接レジスト膜を形成していた。ところが、一
度フオドレジストを塗布したｎ″ａ−Ｓｉ層表面は、通
常行われる自然酸化膜除去のための弗酸系エッチャント
によるエツチングを行っても、完全に酸化膜を除去でき
ないことが分析等により見出された。
極のエツチングによるバターニングのため、ｎ″ａ−Ｓ
ｉ層上に直接レジスト膜を形成していた。ところが、一
度フオドレジストを塗布したｎ″ａ−Ｓｉ層表面は、通
常行われる自然酸化膜除去のための弗酸系エッチャント
によるエツチングを行っても、完全に酸化膜を除去でき
ないことが分析等により見出された。
このような酸化膜が残留したｎ″ａ−Ｓｉ層表面にａ−
Ｓｉ：Ｈ層を形成して作成した’ｒ’ Ｆ Ｔの特性は
、この二つの層間のコンタクトが不完全となることから
、オン電流が低い場合が多く、またオン電流の素子間の
バラツキが大きいという問題がある。
Ｓｉ：Ｈ層を形成して作成した’ｒ’ Ｆ Ｔの特性は
、この二つの層間のコンタクトが不完全となることから
、オン電流が低い場合が多く、またオン電流の素子間の
バラツキが大きいという問題がある。
本発明はコンタクト層表面に酸化膜が残留することがな
く、良好なコンタクト特性が安定して得られる薄膜トラ
ンジスタの製造方法を提供することを目的とする。
く、良好なコンタクト特性が安定して得られる薄膜トラ
ンジスタの製造方法を提供することを目的とする。
本発明においては、ｎ″ａ−Ｓｉ層３上に二酸化シリコ
ン（Ｓ１０□）層９を積層しておき、このＳ ｉＯ２膜
９を含めてソース・ドレイン電極のバターニングを行い
、ａ−Ｓｉ：０層４を成長させる前に、上記５ｉｎ２膜
９をエツチング除去し、しかる後ａ−Ｓｉ：Ｈ層４を成
膜することにより、良好なコンタクト特性を有するソー
ス・ドレインコンタクトを形成する。
ン（Ｓ１０□）層９を積層しておき、このＳ ｉＯ２膜
９を含めてソース・ドレイン電極のバターニングを行い
、ａ−Ｓｉ：０層４を成長させる前に、上記５ｉｎ２膜
９をエツチング除去し、しかる後ａ−Ｓｉ：Ｈ層４を成
膜することにより、良好なコンタクト特性を有するソー
ス・ドレインコンタクトを形成する。
ｎ”ａ−Ｓｉ層３上に形成したＳｉＯ２膜９が、レジス
ト膜とｎ″ａｓｉＪ’ｉ！！３ａｓｉＪ’ｉ！！３表面
よるるｎ”ａ−Ｓｉ層３の表面状態の劣化を防止するバ
ッファ層として働き、弗酸系のエッチャントによるエツ
チングを行うことにより、ｎ″ａ−Ｓｉ層３の表面の自
然酸化膜を容易に除去することができ、従って、ｎ″ａ
−Ｓｉ層３の表面を完全露出させることが可能となり、
この上に形成したａ−Ｓｉ：０層４との間のコンタクト
は良好なものとなる。
ト膜とｎ″ａｓｉＪ’ｉ！！３ａｓｉＪ’ｉ！！３表面
よるるｎ”ａ−Ｓｉ層３の表面状態の劣化を防止するバ
ッファ層として働き、弗酸系のエッチャントによるエツ
チングを行うことにより、ｎ″ａ−Ｓｉ層３の表面の自
然酸化膜を容易に除去することができ、従って、ｎ″ａ
−Ｓｉ層３の表面を完全露出させることが可能となり、
この上に形成したａ−Ｓｉ：０層４との間のコンタクト
は良好なものとなる。
〔実 施 例〕
以下第１図（ａｌ〜（ｆｌにより、本発明の一実施例を
その製造工程の順に説明する。
その製造工程の順に説明する。
絶縁基板９例えばガラス基Ｆｉｌ上に、金属膜２コンタ
クト層としてｎ′″ａ−Ｓｉ層３、ＳｉＯ□膜９を順次
積層し、更にその上に、これら積層された膜をパターニ
ングするためのレジスト膜７を形成する〔第１図（ａ）
参照〕。
クト層としてｎ′″ａ−Ｓｉ層３、ＳｉＯ□膜９を順次
積層し、更にその上に、これら積層された膜をパターニ
ングするためのレジスト膜７を形成する〔第１図（ａ）
参照〕。
次いでこのレジスト膜７をマスクとして、上記Ｓｉｎ、
膜９． ｎ″ａ−Ｓｉ層３．金属膜２を順次エツチン
グし、その後レジスト膜７を除去する〔同図（ｂ）参照
〕。
膜９． ｎ″ａ−Ｓｉ層３．金属膜２を順次エツチン
グし、その後レジスト膜７を除去する〔同図（ｂ）参照
〕。
２ 次いで上記Ｓ ｉ Ｏｚ膜９を弗酸系のエッチャン
トによりエツチング除去して、ｎ”ａ−Ｓｉ層３表面を
露出させる〔同図（Ｃ１参照〕。
トによりエツチング除去して、ｎ”ａ−Ｓｉ層３表面を
露出させる〔同図（Ｃ１参照〕。
このように本実施例ではｎ”ａ−Ｓｉ層３表面にレジス
ト膜７が直接接触することがないので、Ｓｉｎ、膜９を
除去する際に、ｎ”、ａ−Ｓｉ層３表面の自然酸化膜も
同時に弗酸系エッチャントによって容易に除去され、清
浄なｎ″ａ−Ｓｉ層３表面が露呈される。
ト膜７が直接接触することがないので、Ｓｉｎ、膜９を
除去する際に、ｎ”、ａ−Ｓｉ層３表面の自然酸化膜も
同時に弗酸系エッチャントによって容易に除去され、清
浄なｎ″ａ−Ｓｉ層３表面が露呈される。
この後の工程は従来と全く同様に、プラズマ化学気相成
長（Ｐ−ＣＶＤ）法により、ａ−８ｉ：Ｈ層４、次いで
その上に窒化シリコン（ＳｉＮ）層５を成長させる〔同
図（ｄ）参照〕ことにより、ｎ゛ａ−５ｉ層３とａ−５
ｉ：Ｈ層４との良好なコンタクトが得られる。
長（Ｐ−ＣＶＤ）法により、ａ−８ｉ：Ｈ層４、次いで
その上に窒化シリコン（ＳｉＮ）層５を成長させる〔同
図（ｄ）参照〕ことにより、ｎ゛ａ−５ｉ層３とａ−５
ｉ：Ｈ層４との良好なコンタクトが得られる。
次いでゲート電極となる導電層６を成膜し、更にその上
にレジスト膜８を形成する〔同図ｔｅｌ参照〕。
にレジスト膜８を形成する〔同図ｔｅｌ参照〕。
次いで上記レジスト膜８をマスクとして、導電層６．Ｓ
ｉＮ層５．ａ−Ｓｉ：Ｈ層４．ｎ′″ａ−Ｓｉ層３を順
次エツチングし、しかる後レジスト膜８を除去して、同
図（ｆｌに見られるようなＴＰＴが完成する。
ｉＮ層５．ａ−Ｓｉ：Ｈ層４．ｎ′″ａ−Ｓｉ層３を順
次エツチングし、しかる後レジスト膜８を除去して、同
図（ｆｌに見られるようなＴＰＴが完成する。
以上のようにして本実施例で得られたＴＰＴは、ｎ″ａ
−Ｓｉ層３表面の自然酸化膜が完全に除去されるので、
ｎ′″ａ−Ｓｉ層３からなるコンタクト層と、ａ−５ｉ
ｒＨ層４からなる活性層とのコンタクトは良好で且つ十
分な再現性が得られ、安定して高いオン電流が得られる
。この結果スタガード型ＴＰＴマトリクスの製造工程が
容易且つ安定する。
−Ｓｉ層３表面の自然酸化膜が完全に除去されるので、
ｎ′″ａ−Ｓｉ層３からなるコンタクト層と、ａ−５ｉ
ｒＨ層４からなる活性層とのコンタクトは良好で且つ十
分な再現性が得られ、安定して高いオン電流が得られる
。この結果スタガード型ＴＰＴマトリクスの製造工程が
容易且つ安定する。
以上説明した如く本発明によれば、ソース・ドレイン電
極のコンタクト特性が安定し、ＴＰＴ特性、特にオン電
流の値が安定化される。
極のコンタクト特性が安定し、ＴＰＴ特性、特にオン電
流の値が安定化される。
このためアクティブマトリクス製造工程が簡単化できる
スタガード型ａ−Ｓｉ ＴＦＴを液晶パネルに使用す
ることが容易となる。
スタガード型ａ−Ｓｉ ＴＦＴを液晶パネルに使用す
ることが容易となる。
第１図は本発明一実施例説明図、
第２図は従来のＴＰＴの説明図である。
図において、ｌは絶縁性基板（ガラス基板）、２は金属
膜、３はコンタクト層（ｎ″″ａ−Ｓｉ層）、４は活性
ｊｉｉ（ａ−Ｓｉ：Ｈ層）、５はゲート絶縁膜（ＳｉＮ
層）、６は導電層、９はＳｉＯ□二多′ 第 １ 図
膜、３はコンタクト層（ｎ″″ａ−Ｓｉ層）、４は活性
ｊｉｉ（ａ−Ｓｉ：Ｈ層）、５はゲート絶縁膜（ＳｉＮ
層）、６は導電層、９はＳｉＯ□二多′ 第 １ 図
Claims (1)
- 絶縁性基板（１）上に金属膜（２）とその上に積層さ
れたｎ＾＋ａ−Ｓｉ層（３）からなるコンタクト層を有
するソース電極及びドレイン電極、ａ−Ｓｉ：Ｈ層から
なる活性層、ゲート絶縁膜、ゲート電極を順次積層され
てなるスタガード型アモルファスシリコン薄膜トランジ
スタを製造する方法であって、前記絶縁性基板（１）上
に金属膜（２）、コンタクト層（３）、二酸化シリコン
層（９）を積層した後、レジスト膜（７）をマスクとし
て、上記二酸化シリコン層、コンタクト層、金属膜のパ
ターニングを行い、上記コンタクト層上に活性層（４）
を成膜する前に弗酸系エッチャントにより上記二酸化シ
リコン膜（９）を除去し、しかる後表面を露呈せるコン
タクト層上に活性層の成膜を行う工程を含むことを特徴
とする薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62036987A JP2503001B2 (ja) | 1987-02-19 | 1987-02-19 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62036987A JP2503001B2 (ja) | 1987-02-19 | 1987-02-19 | 薄膜トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63204656A true JPS63204656A (ja) | 1988-08-24 |
| JP2503001B2 JP2503001B2 (ja) | 1996-06-05 |
Family
ID=12485099
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62036987A Expired - Lifetime JP2503001B2 (ja) | 1987-02-19 | 1987-02-19 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2503001B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5637512A (en) * | 1990-11-16 | 1997-06-10 | Seiko Epson Corporation | Method for fabricating a thin film semiconductor device |
-
1987
- 1987-02-19 JP JP62036987A patent/JP2503001B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5637512A (en) * | 1990-11-16 | 1997-06-10 | Seiko Epson Corporation | Method for fabricating a thin film semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2503001B2 (ja) | 1996-06-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4624737A (en) | Process for producing thin-film transistor | |
| US4684435A (en) | Method of manufacturing thin film transistor | |
| JPS59208783A (ja) | 薄膜トランジスタ | |
| US4654295A (en) | Method of making short channel thin film field effect transistor | |
| JPH0580650B2 (ja) | ||
| JPH1068970A (ja) | 液晶表示装置の製造方法及び液晶表示装置の構造 | |
| JP2008042218A (ja) | 薄膜トランジスタパネルの製造方法 | |
| JPH05304171A (ja) | 薄膜トランジスタ | |
| JPS6042868A (ja) | 非晶質シリコン薄膜電界効果トランジスタの製造方法 | |
| JPS61185783A (ja) | 薄膜トランジスタの製造方法 | |
| JP2737982B2 (ja) | 薄膜トランジスタの製造方法 | |
| JPS58112365A (ja) | 薄膜トランジスタの製造方法 | |
| JP2503001B2 (ja) | 薄膜トランジスタの製造方法 | |
| JP2692914B2 (ja) | 薄膜トランジスタの製造方法 | |
| JPS61224359A (ja) | 薄膜トランジスタアレイの製造法 | |
| JP3216173B2 (ja) | 薄膜トランジスタ回路の製造方法 | |
| JP2513664B2 (ja) | 薄膜トランジスタの製造方法 | |
| JPS6347981A (ja) | 薄膜トランジスタおよびその製造方法 | |
| JPS6050963A (ja) | 薄膜トランジスタの製造方法 | |
| JPH09129590A (ja) | 薄膜トランジスタの製造方法 | |
| JP3344051B2 (ja) | 薄膜トランジスタの製造方法 | |
| JP2646614B2 (ja) | 半導体装置の製造方法 | |
| JPH03265141A (ja) | 薄膜トランジスタの製造方法 | |
| JPS62140467A (ja) | 薄膜トランジスタの製造方法 | |
| JPS61164267A (ja) | 薄膜トランジスタの製造方法 |