JPS63204827A - 衛星伝搬遅延時間シユミレ−タ装置 - Google Patents
衛星伝搬遅延時間シユミレ−タ装置Info
- Publication number
- JPS63204827A JPS63204827A JP3622187A JP3622187A JPS63204827A JP S63204827 A JPS63204827 A JP S63204827A JP 3622187 A JP3622187 A JP 3622187A JP 3622187 A JP3622187 A JP 3622187A JP S63204827 A JPS63204827 A JP S63204827A
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- Japan
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- transmission data
- data
- circuit
- delay time
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- Prior art date
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は衛星利用時に発生する伝搬遅延時間を模擬的
に発生させるための衛星遅延シュミレータ装置に関する
ものである。
に発生させるための衛星遅延シュミレータ装置に関する
ものである。
［従来の技術］
第３図は従来のシュミレータ装置の一例を示すブロック
図であり、図において（ｌａ） 、 （Ｉｂ）はデータ
入出力インタフェースを、（２ａ） 、 （２ｂ）は送
信データａおよび送信データｂを所定時間だけ遅延させ
るための遅延回路を、（３）は遅延回路（２ａ） 、
（２ｂ）を制御したりデータ入出力インタフェース（ｌ
ａ） 、 （ｌｂ）に送受信クロックｔを与えるための
分周回路を、（４）は送受信クロックｔの速度や遅延時
間を設定するための操作パネルを、（５）は分周回路（
３）への基本クロックを与えるための発振器をそれぞれ
示す。
図であり、図において（ｌａ） 、 （Ｉｂ）はデータ
入出力インタフェースを、（２ａ） 、 （２ｂ）は送
信データａおよび送信データｂを所定時間だけ遅延させ
るための遅延回路を、（３）は遅延回路（２ａ） 、
（２ｂ）を制御したりデータ入出力インタフェース（ｌ
ａ） 、 （ｌｂ）に送受信クロックｔを与えるための
分周回路を、（４）は送受信クロックｔの速度や遅延時
間を設定するための操作パネルを、（５）は分周回路（
３）への基本クロックを与えるための発振器をそれぞれ
示す。
次に第３図に示す装置の動作について説明する。操作パ
ネル（４）によって遅延時間を送信データまたは受信デ
ータの同期クロックである送受信クロック七の速度が設
定され、この設定値が分周回路（３）に与えられる。分
周回路（３）はこの設定値と発振回路（５）から与えら
れる基本クロックを基に遅延回路（２ａ） 、 （２ｂ
）を制御する各種の信号を発生させて、これを遅延回路
（２ａ） 、 （２ｂ）に供給する。
ネル（４）によって遅延時間を送信データまたは受信デ
ータの同期クロックである送受信クロック七の速度が設
定され、この設定値が分周回路（３）に与えられる。分
周回路（３）はこの設定値と発振回路（５）から与えら
れる基本クロックを基に遅延回路（２ａ） 、 （２ｂ
）を制御する各種の信号を発生させて、これを遅延回路
（２ａ） 、 （２ｂ）に供給する。
さらに入出力インタフェース（ｌａ） 、 （Ｉｂ）に
対し、送受信クロックｔを与える。遅延回路（２ａ）
、 （２ｂ）はデータ入出力インタフェース（Ｉａ）
、 （Ｉｂ）を介して入力される送信データａおよび送
信データｂを分周回路（３）から与えられる各種制御信
号を基にして処理し、操作パネル（４）により設定され
た遅延時間分だけ遅延させる。
対し、送受信クロックｔを与える。遅延回路（２ａ）
、 （２ｂ）はデータ入出力インタフェース（Ｉａ）
、 （Ｉｂ）を介して入力される送信データａおよび送
信データｂを分周回路（３）から与えられる各種制御信
号を基にして処理し、操作パネル（４）により設定され
た遅延時間分だけ遅延させる。
以上の動作により送信データａおよび送信データｂは所
定の遅延時間だけ遅延した受信データａおよび受信デー
タｂとしてデータ入出力インタフェース（Ｉｂ） 、お
よび（ｌａ）から出力される。
定の遅延時間だけ遅延した受信データａおよび受信デー
タｂとしてデータ入出力インタフェース（Ｉｂ） 、お
よび（ｌａ）から出力される。
［発明が解決しようとする問題点］
従来の衛星伝搬遅延時間シュミレータ装置は以上のよう
に構成されていたため、ＳＣＰＣ（ＳｉｎｇｌｅＣｈａ
ｎｎｅｌ Ｃａｒｒｉｅｒ） ２波を使用して１：１通
信を行うときの伝搬遅延シュミレーションは可能であっ
たが、５ＣＰＣｌ波を使用したアロハ方式にょる伝搬遅
延シュミレーションは不可能であるという問題があった
。
に構成されていたため、ＳＣＰＣ（ＳｉｎｇｌｅＣｈａ
ｎｎｅｌ Ｃａｒｒｉｅｒ） ２波を使用して１：１通
信を行うときの伝搬遅延シュミレーションは可能であっ
たが、５ＣＰＣｌ波を使用したアロハ方式にょる伝搬遅
延シュミレーションは不可能であるという問題があった
。
この発明は上記のような問題点を解消するためになされ
たもので、５ＣＰＣｉ波を使用したＮＵＮ通信（アロハ
方式）による伝搬遅延シュミレーションが可能なシュミ
レータ装置を得ることを目的とする。
たもので、５ＣＰＣｉ波を使用したＮＵＮ通信（アロハ
方式）による伝搬遅延シュミレーションが可能なシュミ
レータ装置を得ることを目的とする。
［問題点を解決するための手段］
この発明に係る衛星伝搬遅延時間シュミレータ装置は、
データ入出力インタフェースを介して入力される各々独
立した送信データを遅延回路に導入し、所定の遅延時間
を与えて前記データ入出力インタフェースから受信デー
タとして出力する衛星伝搬遅延時間シュミレータ装置に
おいて、前記入出力インタフェースと前記遅延回路との
間に送信データＯＲ回路を挿入し、この送信データＯＲ
回路に前記送信データとこの送信データの有意時間帯を
示す送信データ制御信号とを複数組人力してそれぞれの
論理和を取り、前記入出力インタフェースから受信デー
タとこの受信データの有意時間帯を示す受信データ制御
信号として出力するようにしたものである。
データ入出力インタフェースを介して入力される各々独
立した送信データを遅延回路に導入し、所定の遅延時間
を与えて前記データ入出力インタフェースから受信デー
タとして出力する衛星伝搬遅延時間シュミレータ装置に
おいて、前記入出力インタフェースと前記遅延回路との
間に送信データＯＲ回路を挿入し、この送信データＯＲ
回路に前記送信データとこの送信データの有意時間帯を
示す送信データ制御信号とを複数組人力してそれぞれの
論理和を取り、前記入出力インタフェースから受信デー
タとこの受信データの有意時間帯を示す受信データ制御
信号として出力するようにしたものである。
［作用コ
この発明における送信データＯＲ回路は、複数のデータ
入出力インタフェースから入力される複数の独立した送
信データの論理和を取って遅延回路に供給する。送信デ
ータの論理和を取る際には各々のデータ入出力インタフ
ェースに外部から与えられる送信データ制御信号と同期
して実行させる。
入出力インタフェースから入力される複数の独立した送
信データの論理和を取って遅延回路に供給する。送信デ
ータの論理和を取る際には各々のデータ入出力インタフ
ェースに外部から与えられる送信データ制御信号と同期
して実行させる。
［実施例］
以下この発明の一実施例を図について説明する。第１図
はこの発明の一実施例を示すブロック図であって、第３
図に示した従来の装置と同一部分には同一符号を付して
その説明は省略する。
はこの発明の一実施例を示すブロック図であって、第３
図に示した従来の装置と同一部分には同一符号を付して
その説明は省略する。
（２Ｃ）は遅延回路を、（６）は送信データａと送信デ
ータｂとの論理和を作るための送信データＯＲ回路であ
ってこの発明において設けられた回路である。
ータｂとの論理和を作るための送信データＯＲ回路であ
ってこの発明において設けられた回路である。
この発明においては、第３図に示す従来の装置と異なり
、遅延回路は５ｃｐｃごとに設けられるのではなく、複
数の５ｃｐｃに対し単一の遅延回路が設けられている。
、遅延回路は５ｃｐｃごとに設けられるのではなく、複
数の５ｃｐｃに対し単一の遅延回路が設けられている。
本実施例の場合には２波の５ｃｐｃに対し、単一の遅延
回路（２ｃ）が設けられている。
回路（２ｃ）が設けられている。
次に動作について説明する。まず送信データａとこの送
信データａの有効な時間帯を示す送信データ制御信号ａ
がデータ入出力インタフェースを介して送信データＯＲ
回路（６） に入力される。これと同時にデータ入出力
インタフェース（１ｂ）を介して送信データ（ｂ）と送
信データ制御信号（ｂ）とが送信データＯＲ回路（６）
に入力される。送信データＯＲ回路（６）はこれら２組
の人力信号の論理和を取り、遅延回路（２Ｃ）に供給す
る。遅延回路（２Ｃ）は分周回路（３）から与えられる
各種信号を基に、操作パネル（４）で設定された所定の
遅延時間分だけ時間を遅延させてその出力をデータ入出
力インタフニー（ｌａ） 、 （Ｉｂ）を介して受信デ
ータＣおよび受信データ制御信号Ｃとして出力する。
信データａの有効な時間帯を示す送信データ制御信号ａ
がデータ入出力インタフェースを介して送信データＯＲ
回路（６） に入力される。これと同時にデータ入出力
インタフェース（１ｂ）を介して送信データ（ｂ）と送
信データ制御信号（ｂ）とが送信データＯＲ回路（６）
に入力される。送信データＯＲ回路（６）はこれら２組
の人力信号の論理和を取り、遅延回路（２Ｃ）に供給す
る。遅延回路（２Ｃ）は分周回路（３）から与えられる
各種信号を基に、操作パネル（４）で設定された所定の
遅延時間分だけ時間を遅延させてその出力をデータ入出
力インタフニー（ｌａ） 、 （Ｉｂ）を介して受信デ
ータＣおよび受信データ制御信号Ｃとして出力する。
一方分周回路（３）は発振回路（５）から入力される基
本クロックと操作パネル（４）から入力される速度情報
とに基づき、データ入出力インタフェース（Ｉａ） 、
（Ｉｂ）を介して送受信クロックｔを出力す゛る。
本クロックと操作パネル（４）から入力される速度情報
とに基づき、データ入出力インタフェース（Ｉａ） 、
（Ｉｂ）を介して送受信クロックｔを出力す゛る。
第２図は第１図に示す装置の動作を説明するためのタイ
ミングチャートを示したものである。送信データ（ａ）
、 （ｂ）および送信データ制御信号（ａ）。
ミングチャートを示したものである。送信データ（ａ）
、 （ｂ）および送信データ制御信号（ａ）。
（ｂ）が送信データＯＲ回路（６）により論理和が取ら
れ、それぞれ図に示すような送信データおよび制御信号
として出力される状態を示している。
れ、それぞれ図に示すような送信データおよび制御信号
として出力される状態を示している。
なお上記説明した実施例においては、データ入出力イン
タフェースは２個設けられていたが、３個以上のデータ
入出力インタフェースを設けた場合にも上述した実施例
と同様の構成により同様の機能を実現することができる
。
タフェースは２個設けられていたが、３個以上のデータ
入出力インタフェースを設けた場合にも上述した実施例
と同様の構成により同様の機能を実現することができる
。
［発明の効果］
以上実施例に基づいて説明したように、この発明によれ
ば複数組の送信データと送信データ制御信号とを論理和
を取るための送信データＯＲ回路をデータ入出力インタ
フェースと遅延回路との間に挿入して配置するようにし
たため、ＳＣ：ＰＣ１波を使用したアロハ方式のシュミ
レータ装置を実現することができるという効果がある。
ば複数組の送信データと送信データ制御信号とを論理和
を取るための送信データＯＲ回路をデータ入出力インタ
フェースと遅延回路との間に挿入して配置するようにし
たため、ＳＣ：ＰＣ１波を使用したアロハ方式のシュミ
レータ装置を実現することができるという効果がある。
第１図はこの発明の一実施例にかかるシュミレータ装置
のブロック図、第２図は第１図に示す装置の動作を説明
するためのタイミングチャート、第３図は従来のシュミ
レータ装置の構成を示すブロック図である。 図において、 （ｌａ） 、 （Ｉｂ）はデータ入出力インタフェース
、（２Ｃ）は遅延回路、 （３）は分周回路、
（４）は操作パネル、 （６）は送信データＯＲ回路。 なお、各図中、同一符号は同−又は相当部分を示す。
のブロック図、第２図は第１図に示す装置の動作を説明
するためのタイミングチャート、第３図は従来のシュミ
レータ装置の構成を示すブロック図である。 図において、 （ｌａ） 、 （Ｉｂ）はデータ入出力インタフェース
、（２Ｃ）は遅延回路、 （３）は分周回路、
（４）は操作パネル、 （６）は送信データＯＲ回路。 なお、各図中、同一符号は同−又は相当部分を示す。
Claims (1)
- データ入出力インタフェースを介して入力される各々独
立した送信データを遅延回路に導入し、所定の遅延時間
を与えて前記データ入出力インタフェースから受信デー
タとして出力する衛星伝搬遅延時間シュミレータ装置に
おいて、前記入出力インタフェースと前記遅延回路との
間に送信データＯＲ回路を挿入し、この送信データＯＲ
回路に前記送信データとこの送信データの有意時間帯を
示す送信データ制御信号とを複数組入力してそれぞれの
論理和を取り、前記入出力インタフェースから受信デー
タとこの受信データの有意時間帯を示す受信データ制御
信号として出力することを特徴とする衛星伝搬遅延時間
シュミレータ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3622187A JPS63204827A (ja) | 1987-02-19 | 1987-02-19 | 衛星伝搬遅延時間シユミレ−タ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3622187A JPS63204827A (ja) | 1987-02-19 | 1987-02-19 | 衛星伝搬遅延時間シユミレ−タ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63204827A true JPS63204827A (ja) | 1988-08-24 |
Family
ID=12463715
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3622187A Pending JPS63204827A (ja) | 1987-02-19 | 1987-02-19 | 衛星伝搬遅延時間シユミレ−タ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63204827A (ja) |
-
1987
- 1987-02-19 JP JP3622187A patent/JPS63204827A/ja active Pending
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