JPS6320636U - - Google Patents
Info
- Publication number
- JPS6320636U JPS6320636U JP11336386U JP11336386U JPS6320636U JP S6320636 U JPS6320636 U JP S6320636U JP 11336386 U JP11336386 U JP 11336386U JP 11336386 U JP11336386 U JP 11336386U JP S6320636 U JPS6320636 U JP S6320636U
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- input signals
- parallel
- multiplexing
- converting
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Time-Division Multiplex Systems (AREA)
Description
第１図および第３図は本考案の一実施例を示す
構成図、第２図および第４図はタイミング発生部
から出力されるタイミング信号波形と入力信号波
形、出力信号波形、ＦＦ１〜ＦＦ４の出力信号波
形を示す波形図である。 ＴＭ１，ＴＭ２，ＴＭ３……タイミング発生部
、Ａ１〜Ａ８……論理積回路部、ＦＦ１〜ＦＦ４
……記憶回路部。
構成図、第２図および第４図はタイミング発生部
から出力されるタイミング信号波形と入力信号波
形、出力信号波形、ＦＦ１〜ＦＦ４の出力信号波
形を示す波形図である。 ＴＭ１，ＴＭ２，ＴＭ３……タイミング発生部
、Ａ１〜Ａ８……論理積回路部、ＦＦ１〜ＦＦ４
……記憶回路部。
Claims (1)
- デジタル回路で構成した並直列変換用シフトレ
ジスタにおいて並列入力信号を時分割多重変換す
るためのタイミング信号発生部並びに該入力信号
を直列出力信号に変換するための論理積ゲート回
路および論理和回路から構成されることを特徴と
する多重化回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11336386U JPS6320636U (ja) | 1986-07-25 | 1986-07-25 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11336386U JPS6320636U (ja) | 1986-07-25 | 1986-07-25 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6320636U true JPS6320636U (ja) | 1988-02-10 |
Family
ID=30995097
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11336386U Pending JPS6320636U (ja) | 1986-07-25 | 1986-07-25 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6320636U (ja) |
-
1986
- 1986-07-25 JP JP11336386U patent/JPS6320636U/ja active Pending