JPS61134117A - パタン検出回路 - Google Patents
パタン検出回路Info
- Publication number
- JPS61134117A JPS61134117A JP25609484A JP25609484A JPS61134117A JP S61134117 A JPS61134117 A JP S61134117A JP 25609484 A JP25609484 A JP 25609484A JP 25609484 A JP25609484 A JP 25609484A JP S61134117 A JPS61134117 A JP S61134117A
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- 238000001514 detection method Methods 0.000 claims abstract description 20
- 241001417495 Serranidae Species 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 241001175904 Labeo bata Species 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は複数のパタンかシーゲノシャルニ現れるパタン
列を検出するバタン検出回路に関する。
列を検出するバタン検出回路に関する。
図面を参照して従来のバタン検出回路を説明する。第１
図は日本工業規格へイＶベルデータリンク制御手Ｊ＋ｉ
ｌＪ、ｌ８Ｃ６３６３（以下ＨＤＬＣと記す）の７ラグ
パタンの検出回路でめる。このパタンと異なる、検出す
べきパタンに応じてシフトレジスタ２とアンドゲート６
の間にインバータをａ宜挿入することにより任意のパタ
ンが検出できる。いま検出すべきシーケンシャルなバタ
ン列をパタ７Ｑ。
図は日本工業規格へイＶベルデータリンク制御手Ｊ＋ｉ
ｌＪ、ｌ８Ｃ６３６３（以下ＨＤＬＣと記す）の７ラグ
パタンの検出回路でめる。このパタンと異なる、検出す
べきパタンに応じてシフトレジスタ２とアンドゲート６
の間にインバータをａ宜挿入することにより任意のパタ
ンが検出できる。いま検出すべきシーケンシャルなバタ
ン列をパタ７Ｑ。
パタン１．パタン２．・・・・・・、パタンｍとすると
、その検出回路はバタ７Ｑ、 パタン１．パタン２゜
・・・・・・、バタ７屯のそれぞれの検出回路を第２図
に示すように組合せることによって実現できる。
、その検出回路はバタ７Ｑ、 パタン１．パタン２゜
・・・・・・、バタ７屯のそれぞれの検出回路を第２図
に示すように組合せることによって実現できる。
７０．７１，７２．７ｍは第１図と同様な構成のバタ／
、Ｏ，パタン１．パタン２．・・・・・拳バタ７ｍ
のバタン検出回路で、アンドゲート９１，９２とラッチ
回路８０．８１．８２によりシリアルデータがパタ７Ｑ
。
、Ｏ，パタン１．パタン２．・・・・・拳バタ７ｍ
のバタン検出回路で、アンドゲート９１，９２とラッチ
回路８０．８１．８２によりシリアルデータがパタ７Ｑ
。
パタン１．パタン２．・・・・・・、パタンｒｎの順に
入力すれたときのみアンドゲート９ｒｎの出力が％１１
とナリ、ハタ１０．ハタ／１１ パタン２．・・・・・
・、パタンｍのシーケンシャルなパタン列が検出される
。
入力すれたときのみアンドゲート９ｒｎの出力が％１１
とナリ、ハタ１０．ハタ／１１ パタン２．・・・・・
・、パタンｍのシーケンシャルなパタン列が検出される
。
この検出回路では、実際は第１図のシフトレジスタ２０
部分は１ａで共有できるが、検出すべきハタ／の数が増
加するとアンドゲート６、ラッチ回路８０，８１，８２
． アンドゲート９１，９２．９ｍの数が増加し、（
ｇＪ路の硯嘆が大きくなってしまうという欠点がめった
。
部分は１ａで共有できるが、検出すべきハタ／の数が増
加するとアンドゲート６、ラッチ回路８０，８１，８２
． アンドゲート９１，９２．９ｍの数が増加し、（
ｇＪ路の硯嘆が大きくなってしまうという欠点がめった
。
本発明の目的は、前迅の従来の欠点を解消し、検出すべ
きパタンの数が増大してもほとんど回路の規Ｗ＆を大き
くすることなくパタン検出が行なえるパーン検出回路を
提供することにある。
きパタンの数が増大してもほとんど回路の規Ｗ＆を大き
くすることなくパタン検出が行なえるパーン検出回路を
提供することにある。
本発明のパタン噴出回路は、複数のパタンかシーケンシ
ャルに現れるシリアルデータを人力し、前記パタンごと
のパラレル出力を得るシフトレジスタと、所定のアドレ
スに検出すべき基準パタンを書込み、特定アドレスに検
出終了ビットを書込んだＲＯＭと、前記パラレル出力と
前記愚準パタンとのハタ／が一致したとき一致出力を得
る比較回路と、前記一致出力をクロックとして動作し前
記所定アトＶス、特定アドレスをこの順序で出力するカ
ウンタとを有することｔ”特徴とする。
ャルに現れるシリアルデータを人力し、前記パタンごと
のパラレル出力を得るシフトレジスタと、所定のアドレ
スに検出すべき基準パタンを書込み、特定アドレスに検
出終了ビットを書込んだＲＯＭと、前記パラレル出力と
前記愚準パタンとのハタ／が一致したとき一致出力を得
る比較回路と、前記一致出力をクロックとして動作し前
記所定アトＶス、特定アドレスをこの順序で出力するカ
ウンタとを有することｔ”特徴とする。
本発明の実施例につき図面を参照して説明する。
第３図は本発明によるパタン検出回路の実施例を示す。
検出丁べきシーケンシャルなバタン列をハタ７Ｑ、ハタ
ン１．パタン２１ ・・・…、パタンｍとし、それぞれ
のパタン長をｎビットとする。このときＲＯＭＩ １の
容量は最低（ｎ＋１ ）ビット×（ｍ＋２）必要で内容
は第１表のようにする。
ン１．パタン２１ ・・・…、パタンｍとし、それぞれ
のパタン長をｎビットとする。このときＲＯＭＩ １の
容量は最低（ｎ＋１ ）ビット×（ｍ＋２）必要で内容
は第１表のようにする。
第１表
カウンタ１０の切期１直は「ＯＪで、このときＲＯＭＩ
ＩからはパタンＯが出力される。この状態でシフトレジ
スタ１３に入力ハタ／１が入り出力がハタ１０となると
比較回路１２がＲ，ＯＭＩＩとシフトレジスタ１３の出
力が同一であることを検出し出力（、′１ ＃にする。
ＩからはパタンＯが出力される。この状態でシフトレジ
スタ１３に入力ハタ／１が入り出力がハタ１０となると
比較回路１２がＲ，ＯＭＩＩとシフトレジスタ１３の出
力が同一であることを検出し出力（、′１ ＃にする。
これによってカウンタ１０は１つカウントアツプされＲ
ＯＭ１１に「１」がアドレスとして出力されＲＯＭ１１
からはハタ／１が出力される。この状態でシフトレジス
タ１３にハタ／ｌが入力すると再び比較回路１２の出力
が１１′になり、カラ／り１０が１つカウントアツプさ
れる。以下同様にハタ／の検出が続けられ検出すべきバ
タン列の最後のパタンｍが検出されると、ＲＯＭＩＩか
らはアドレスｍ＋ｌの内容が出力・ され、バタン検
出終了ビットであるす、ビット１４が’１’とｆｘリバ
タンＯ，パタン１．パタン２゜・・・・・・、バタン川
が検出される。
ＯＭ１１に「１」がアドレスとして出力されＲＯＭ１１
からはハタ／１が出力される。この状態でシフトレジス
タ１３にハタ／ｌが入力すると再び比較回路１２の出力
が１１′になり、カラ／り１０が１つカウントアツプさ
れる。以下同様にハタ／の検出が続けられ検出すべきバ
タン列の最後のパタンｍが検出されると、ＲＯＭＩＩか
らはアドレスｍ＋ｌの内容が出力・ され、バタン検
出終了ビットであるす、ビット１４が’１’とｆｘリバ
タンＯ，パタン１．パタン２゜・・・・・・、バタン川
が検出される。
以上説明したように本発明によれば、検出すべきパタン
の数が増加しても回路の規模をほとんど変えずにバタン
検出回路が実現できる。
の数が増加しても回路の規模をほとんど変えずにバタン
検出回路が実現できる。
第１図、第２図は従来例を示すブロック図、第３図は本
発明の実施例を示すブロック図でめる。 １・・・・・・入力信号、２・・・・・・シフトレジス
タ、３・・・・・・クロック、４・・・・・・インバー
タ、５・・・・・・インバータ、６・・・・・・アンド
ゲート、７０，７１，７２，７ｍ−・・・−ハタ／検出
回路、８０，８１．８２・・・・・・ラッチ回路。 ９１．９２．９ｆｆｌ・・・・・・アンドゲート、１０
・・・・・・カウンタ、１１・・・・・・ＲＯＭ、１２
・・・・・・比較回路、１３・・・・・・シフトレジス
タ、１４・・・・・・検出結果。 ７−＼、 代理人 弁理士 内 原 皆二′７．゛：゛＼−
−一゛ ＄／ 圓 グ ２Ｉ！］ 第 ３ 図
発明の実施例を示すブロック図でめる。 １・・・・・・入力信号、２・・・・・・シフトレジス
タ、３・・・・・・クロック、４・・・・・・インバー
タ、５・・・・・・インバータ、６・・・・・・アンド
ゲート、７０，７１，７２，７ｍ−・・・−ハタ／検出
回路、８０，８１．８２・・・・・・ラッチ回路。 ９１．９２．９ｆｆｌ・・・・・・アンドゲート、１０
・・・・・・カウンタ、１１・・・・・・ＲＯＭ、１２
・・・・・・比較回路、１３・・・・・・シフトレジス
タ、１４・・・・・・検出結果。 ７−＼、 代理人 弁理士 内 原 皆二′７．゛：゛＼−
−一゛ ＄／ 圓 グ ２Ｉ！］ 第 ３ 図
Claims (1)
- 複数のパタンがシーケンシャルに現れるシリアルデータ
を入力し、前記パタンごとのパラレル出力を得るシフト
レジスタと、所定のアドレスに検出すべき基準パタンを
書込み、特定アドレスに検出終了ビットを書込んだＲＯ
Ｍと、前記パラレル出力と前記基準パタンとのパタンが
一致したとき一致出力を得る比較回路と、前記一致出力
をクロックとして動作し前記所定アドレス、特定アドレ
スをこの順序で出力するカウンタとを有することを特徴
とするパタン検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25609484A JPS61134117A (ja) | 1984-12-04 | 1984-12-04 | パタン検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25609484A JPS61134117A (ja) | 1984-12-04 | 1984-12-04 | パタン検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61134117A true JPS61134117A (ja) | 1986-06-21 |
Family
ID=17287807
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25609484A Pending JPS61134117A (ja) | 1984-12-04 | 1984-12-04 | パタン検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61134117A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63198875A (ja) * | 1987-02-12 | 1988-08-17 | Ando Electric Co Ltd | 特定デ−タ検出回路 |
-
1984
- 1984-12-04 JP JP25609484A patent/JPS61134117A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63198875A (ja) * | 1987-02-12 | 1988-08-17 | Ando Electric Co Ltd | 特定デ−タ検出回路 |
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