JPS63208252A - 半導体装置用パツケ−ジ - Google Patents

半導体装置用パツケ−ジ

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JPS63208252A
JPS63208252A JP62041881A JP4188187A JPS63208252A JP S63208252 A JPS63208252 A JP S63208252A JP 62041881 A JP62041881 A JP 62041881A JP 4188187 A JP4188187 A JP 4188187A JP S63208252 A JPS63208252 A JP S63208252A
Authority
JP
Japan
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semiconductor device
electrodes
package
layer
lower layer
Prior art date
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Pending
Application number
JP62041881A
Other languages
English (en)
Inventor
Masaaki Kanda
神田　正明
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
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Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
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Publication of JPS63208252A publication Critical patent/JPS63208252A/ja
Pending legal-status Critical Current

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    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/117—Shapes of semiconductor bodies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置用パッケージに関し、特に集積回路
を収容する半導体装置用パッケージに関する。
〔従来の技術〕
従来のかかる半導体装置用パッケージは、第３図に一例
を示すように、一つの面の４辺（ものによっては３辺以
下のこともある）に外部接続用の電極１１が設けられて
いた。通常、この面でプリント基板等に実装され、この
面の面積は電極数が多くなれば大きくなる。
〔発明が解決しようとする問題点〕
以上説明したように従来の半導体装置用パッケージは、
一つの面の辺にしか電極が設けられていないので単位実
装面積当シの電極数には限度があシ、電極数が多くなる
と大きな実装面積を要するという欠点がある。
本発明の目的は、上記欠点を解決して単位実装面積当シ
の電極数を多くすることができる半導体装置用パッケー
ジを提供することにある。
〔問題点を解決するための手段〕
本発明の半導体装置用パッケージは、それぞれ外部接続
用の電極を有する複数層の階段状部分を備えて構成され
る。
〔実施例〕
以下実施例を示す図面を参照して本発明について詳細に
説明する。
第１図は、本発明の半導体装置用パッケージの第一の実
施例を示す斜視図である。
第１図に示す実施例は、上層および下層（面積の小さい
方を上層、大きい方を下層ということにする）の２層構
造をなしておシ、これら２層のそれぞれの階段状部分、
すなわち、下層の上層側面の４辺および上層の下層と反
対側の面の４辺に電極１１および１２が設けられている
。
第２図は、第１図に示す実施例（を用いた半導体装置）
の実装状態を示す縦断面図である。
第２図において、１は第１図に示す半導体装置用パッケ
ージ、２は半導体装置用パッケージｌを実装する積層プ
リント基板である。
積層プリント基板２は、表面層のプリント配線２１と、
内部層のプリント配線２２とを備えている。
ｔｉｔ層プリプリント基板２プリント起部２１を貫通し
てプリント配線２２が露出するように、半導体装置用パ
ッケージ１の上層物分が入る凹部を設ける。半導体装置
用パッケージ１の電極１１．１２を積層プリント基板２
のプリント配線２１．２２に、ろう何部２３を介して接
続する。
第４図は、本発明の半導体装置用パッケージの第二の実
施例を示す斜視図である。
第４図に示す実施例は、下層−中央層および上層の３層
構造をなしており、これら各層のそれぞれの階段状部分
に電極１１，１２．１３が設けられている。
第５図は、本発明の半導体装置用パッケージの第三の実
施例を示す斜視図である。
第５図に示す実施例は、２層構造である点では第１図に
示す実施例と同じであるが、下層の階段状部分は相対す
る一組の２辺にしかなく、下層の電極１１もこれら２辺
にのみ設けられている。
〔発明の効果〕
以上詳細に説明したように本発明の半導体装置用パッケ
ージは、複数基の階段状部分を備えておシ、各層のそれ
ぞれの階段状部分に外部接続用の電極を有しているので
、単位実装面積当りの電極数を多くすることができる効
果がある。
【図面の簡単な説明】
第１図は、本発明の半導体装置用パッケージの第一の実
施例を示す斜視図。 第２図は、第１図に示す実施例の実装状態を示す縦断面
図。 第３図は、従来の半導体装置用パッケージの一例を示す
斜視図。 第４図は、本発明の半導体装置用パッケージの第二の実
施例を示す斜視図。 第５図は同じく第三の実施例を示す斜視図である。 １・・・・・・半導体装置用パッケージ、２・・・・・
・積層プリント基板、１１〜１３・・・・・・電極、２
１・２２・・・・・・プリント配線、２３・・・・・・
ろう何部。 ガ１　回 万３旧

Claims (1)

    【特許請求の範囲】
  1. それぞれ外部接続用の電極を有する複数層の階段状部分
    を備えることを特徴とする半導体装置用パッケージ。
JP62041881A 1987-02-24 1987-02-24 半導体装置用パツケ−ジ Pending JPS63208252A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP62041881A JPS63208252A (ja) 1987-02-24 1987-02-24 半導体装置用パツケ−ジ

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP62041881A JPS63208252A (ja) 1987-02-24 1987-02-24 半導体装置用パツケ−ジ

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JPS63208252A true JPS63208252A (ja) 1988-08-29

Family

ID=12620615

Family Applications (1)

Application Number Title Priority Date Filing Date
JP62041881A Pending JPS63208252A (ja) 1987-02-24 1987-02-24 半導体装置用パツケ−ジ

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JP (1) JPS63208252A (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5146308A (en) * 1990-10-05 1992-09-08 Micron Technology, Inc. Semiconductor package utilizing edge connected semiconductor dice
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