JPS63208942A - マイクロプログラムメモリ回路 - Google Patents
マイクロプログラムメモリ回路Info
- Publication number
- JPS63208942A JPS63208942A JP4428887A JP4428887A JPS63208942A JP S63208942 A JPS63208942 A JP S63208942A JP 4428887 A JP4428887 A JP 4428887A JP 4428887 A JP4428887 A JP 4428887A JP S63208942 A JPS63208942 A JP S63208942A
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- Japan
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- microinstruction
- address information
- bits
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- Pending
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- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は記憶しているマイクロ命令を順次に読出すマイ
クロプログラムメモリ回路に関し、特にマイクロ命令の
実行結果による条件分岐を行うマイクロプログラムメモ
リ回路に関する。
クロプログラムメモリ回路に関し、特にマイクロ命令の
実行結果による条件分岐を行うマイクロプログラムメモ
リ回路に関する。
第２図はこの種のマイクロプログラムメモリ回路の従来
例の構成を示すブロック図である。
例の構成を示すブロック図である。
記憶装置２０８〜２ｎ１は、条件分岐の数（本従来例に
おいては４個）だけ用意され、それぞれ。
おいては４個）だけ用意され、それぞれ。
２ｎ−２（［１（ｎは３以上の正整数）の各アドレスに
ｍビットのマイクロ命令を記憶している。マイクロ命令
レジスタ２０１〜２０４は、それぞれ、各記憶装置２０
８〜２ｎ１から読出されたマイクロ命令を格納するレジ
スタであり、マイクロ命令の中には次に実行すべきマイ
クロ命令のアドレス情報がｎビット含まれている。マイ
クロ命令レジスタ２０１〜２０４の出力は、マルチプレ
クサ２０５によりそのうちの１つが選択され、アドレス
情報を除く残りのｍ−ｎビットはそのままマイクロ命令
Ｍｌとして出力されるとともに、ｎビットのアドレス情
報は経路２Ｈを介してアドレスレジスタ２０？に導かれ
る。アドレスレジスタ２０７の出力の内、上位のｎ−２
ビットは記憶装置２０８〜２ｎ１に共通に与えられ、そ
れぞれ同時に、同一アドレスのマイクロ命令が読出され
て命令レジスタ２０１〜２０４に格納される０分岐判定
回路２ｎ２は、アドレスレジスタ２０７の出力のうち残
りの２ビットと直前に出力されていたマイクロ命令信号
Ｍｌの実行結果に基づいた分岐信号ＪＵＭＰを与えられ
て、分岐信号ＪＵＭＰによる正規アドレス情報２ビット
の修飾と同期化およびデコードを行い、その出力により
制御信号線２ｎ３を介してマルチプレクサ２０５を制御
し、次にマイクロ命令を実行すべき４個のマイクロ命令
レジスタ２０１〜２０４の中から真の１個が選択され出
力される。
ｍビットのマイクロ命令を記憶している。マイクロ命令
レジスタ２０１〜２０４は、それぞれ、各記憶装置２０
８〜２ｎ１から読出されたマイクロ命令を格納するレジ
スタであり、マイクロ命令の中には次に実行すべきマイ
クロ命令のアドレス情報がｎビット含まれている。マイ
クロ命令レジスタ２０１〜２０４の出力は、マルチプレ
クサ２０５によりそのうちの１つが選択され、アドレス
情報を除く残りのｍ−ｎビットはそのままマイクロ命令
Ｍｌとして出力されるとともに、ｎビットのアドレス情
報は経路２Ｈを介してアドレスレジスタ２０？に導かれ
る。アドレスレジスタ２０７の出力の内、上位のｎ−２
ビットは記憶装置２０８〜２ｎ１に共通に与えられ、そ
れぞれ同時に、同一アドレスのマイクロ命令が読出され
て命令レジスタ２０１〜２０４に格納される０分岐判定
回路２ｎ２は、アドレスレジスタ２０７の出力のうち残
りの２ビットと直前に出力されていたマイクロ命令信号
Ｍｌの実行結果に基づいた分岐信号ＪＵＭＰを与えられ
て、分岐信号ＪＵＭＰによる正規アドレス情報２ビット
の修飾と同期化およびデコードを行い、その出力により
制御信号線２ｎ３を介してマルチプレクサ２０５を制御
し、次にマイクロ命令を実行すべき４個のマイクロ命令
レジスタ２０１〜２０４の中から真の１個が選択され出
力される。
上述した従来のマイクロプログラムメモリ回路は、分岐
方向に応じた個数の記憶回路とマイクロ命令レジスタを
必要とし、かつ、それぞれ独立した記憶回路から出力を
集めてマルチプレクサによりそのうちの１個を選択しな
ければならないことや、それぞれの記憶装置に同一アド
レスを与えるための配線を必要とするなど、著しいハー
ドウェアの増大と設計の煩雑さを伴うという欠点がある
。
方向に応じた個数の記憶回路とマイクロ命令レジスタを
必要とし、かつ、それぞれ独立した記憶回路から出力を
集めてマルチプレクサによりそのうちの１個を選択しな
ければならないことや、それぞれの記憶装置に同一アド
レスを与えるための配線を必要とするなど、著しいハー
ドウェアの増大と設計の煩雑さを伴うという欠点がある
。
本発明のブイクロプログラムメモリ回路の記憶装置は、
容量がｍ×２ｎビット、アドレス数が２ｎ−ａ個（ｍは
マイクロ命令のビット数、ｎおよびａは任意の正整数で
、かつｍ＞ｎ＞ａ）で、ｍＸ２″ビットの出力幅を有し
、順序制御装置は、記憶装置から読出されたｍＸ２’ビ
ット幅のデータより、別途入力された制御信号にしたが
い１個のマイクロ命令を選択するマルチプレクサと、マ
ルチプレクサにより選択されたマイクロ命令を一時格納
するマイクロ命令レジスタと、マイクロ命令レジスタか
ら出力されたマイクロ命令に含まれるｎビットのアドレ
ス情報を入力し、その出力中のｎ−ａビットのアドレス
で記憶装置をアクセスするアドレスレジスタと、アドレ
スレジスタから残りのａビットのアドレス情報を入力し
て、出力されたマイクロ命令の実行結果にもとづく分岐
命令が入力されたときは該分岐命令により該アドレス情
報を修飾し、分岐命令が無いときは該アドレス情報のま
まとして、それぞれのアドレス情報から前記制御信号を
生成する分岐判定回路を有している。
容量がｍ×２ｎビット、アドレス数が２ｎ−ａ個（ｍは
マイクロ命令のビット数、ｎおよびａは任意の正整数で
、かつｍ＞ｎ＞ａ）で、ｍＸ２″ビットの出力幅を有し
、順序制御装置は、記憶装置から読出されたｍＸ２’ビ
ット幅のデータより、別途入力された制御信号にしたが
い１個のマイクロ命令を選択するマルチプレクサと、マ
ルチプレクサにより選択されたマイクロ命令を一時格納
するマイクロ命令レジスタと、マイクロ命令レジスタか
ら出力されたマイクロ命令に含まれるｎビットのアドレ
ス情報を入力し、その出力中のｎ−ａビットのアドレス
で記憶装置をアクセスするアドレスレジスタと、アドレ
スレジスタから残りのａビットのアドレス情報を入力し
て、出力されたマイクロ命令の実行結果にもとづく分岐
命令が入力されたときは該分岐命令により該アドレス情
報を修飾し、分岐命令が無いときは該アドレス情報のま
まとして、それぞれのアドレス情報から前記制御信号を
生成する分岐判定回路を有している。
このように、単一の記憶装置と単一のマイクロ命令レジ
スタを用いて簡素化された構成により。
スタを用いて簡素化された構成により。
従来回路と全く同様に、記憶装置から読出された複数の
マイクロ命令中から、必要とされたとき条件分岐にも応
じて、ブイクロ命令を選択して順次に出力することがで
きる。
マイクロ命令中から、必要とされたとき条件分岐にも応
じて、ブイクロ命令を選択して順次に出力することがで
きる。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明のマイクロプログラムメモリ回路の一実
施例を示すブロック図である。
施例を示すブロック図である。
記憶装置１はマイクロ命令を記憶する単一の記憶装置で
、その容量がｍ×２ｎビット、アドレス数が２ト１個（
ｍはブイクロ命令のビット数、ｎおよびａは任意の正整
数で、かつｍ ＞ ｎ ＞ ａ ）で、ｍ×２ｎビット
の出力幅を有している。マルチプレクサ２は、記憶装置
ｌから読出された１組のｍＸ２°ビット幅のデータから
、制御信号にしたがい１個のマイクロ命令を選択する。
、その容量がｍ×２ｎビット、アドレス数が２ト１個（
ｍはブイクロ命令のビット数、ｎおよびａは任意の正整
数で、かつｍ ＞ ｎ ＞ ａ ）で、ｍ×２ｎビット
の出力幅を有している。マルチプレクサ２は、記憶装置
ｌから読出された１組のｍＸ２°ビット幅のデータから
、制御信号にしたがい１個のマイクロ命令を選択する。
マイクロ命令レジスタ３は、マルチプレクサ２が選択し
た実行されるべきマイクロ命令を一時格納する。アドレ
スレジスタ５は、マイクロ命令レジスタ３から出力され
たマイクロ命令のうち、ｎビットを次に実行すべきマイ
クロ命令のアドレス情報として経路４を介して入力し、
アドレス情報の上位ｎ −ｎビットを記憶装置１をアク
セスするアドレス信号として出力する０分岐判定回路６
は、アドレスレジスタ５から残りのｎビットのアドレス
情報を受け、もしマイクロ命令レジスタ３から出力され
たマイクロ命令ＭＩの実行結果に基づく分岐命令ＪＵＭ
Ｐを与えられたときは、既にアドレスレジスタ５から入
力しているｎビットのアドレス情報を該分岐命令ＪＵＭ
Ｐにより修飾し、もし分岐命令ＪＵｌｉｌＰが無いとき
は該アドレス情報をそのままとして、それぞれをデコー
ドすることにより前記マルチプレクサ２の制御信号を生
成し出力する。なお、分岐判定回路６とマルチプレクサ
２を接続する制御信号線７は２ａ本より構成され、それ
ぞれを介して、マルチプレクサ２に読出される２ａ個の
マイクロ命令に対応する制御信号が伝達される。
た実行されるべきマイクロ命令を一時格納する。アドレ
スレジスタ５は、マイクロ命令レジスタ３から出力され
たマイクロ命令のうち、ｎビットを次に実行すべきマイ
クロ命令のアドレス情報として経路４を介して入力し、
アドレス情報の上位ｎ −ｎビットを記憶装置１をアク
セスするアドレス信号として出力する０分岐判定回路６
は、アドレスレジスタ５から残りのｎビットのアドレス
情報を受け、もしマイクロ命令レジスタ３から出力され
たマイクロ命令ＭＩの実行結果に基づく分岐命令ＪＵＭ
Ｐを与えられたときは、既にアドレスレジスタ５から入
力しているｎビットのアドレス情報を該分岐命令ＪＵＭ
Ｐにより修飾し、もし分岐命令ＪＵｌｉｌＰが無いとき
は該アドレス情報をそのままとして、それぞれをデコー
ドすることにより前記マルチプレクサ２の制御信号を生
成し出力する。なお、分岐判定回路６とマルチプレクサ
２を接続する制御信号線７は２ａ本より構成され、それ
ぞれを介して、マルチプレクサ２に読出される２ａ個の
マイクロ命令に対応する制御信号が伝達される。
次に、本実施例の動作を説明する。
マイクロ命令はその中に次に実行すべきマイクロ命令の
アドレス情報としてｎビットのアドレスフィールドを有
しており、まず、マイクロ命令レジスタ３よりアドレス
情報を除＜ｍ−ｎビットのデータがマイクロ命令Ｍｌと
して出力され、マイクロプログラムの実行が開始される
。これと並行して、アドレスフィールドのアドレス情報
ｎビットが経路４を介してアドレスレジスタ５に伝達さ
れ、アドレスレジスタ５の出力のうち、下位ｎビットは
分岐判定回路６に伝達され、残りのｎ−ｎビットはアク
セスのためのアドレスとして記憶装置ｌに与えられてそ
の読出しが開始される。一方１分岐判定回路６では、仮
にそのとき実行されているマイクロ命令が条件分岐命令
であり、その実行結果が分岐を要求するものとなったと
きは（例えば、演算結果がオーバフローしたときなど）
、その旨を伝える分岐信号ＪＵＭＰによって、既に与え
られているｎビットのアドレス情報の一部または全部に
対して修飾が行われ、さらにそれがデコードされること
により、マルチプレクサ２との間の２ｎＬ木の制御信号
線７のうち対応するただ１本だけが活性化される。した
がって、この出力は記憶装置ｌの読出しが終了するのと
前後してマルチプレクサ２に制御信号として与えられる
ことになり、読出された２ｎ個のマイクロ命令の中から
活性化された１本の制御信号線７に対応するアドレスの
マイクロ命令が選択され、条件分岐の命令が１サイクル
で完了する０分岐判定回路６に入力されたｎビットのア
ドレス情報が全く修飾されないということは正規順序の
動作が行われていることを意味し、記憶装置ｌにおける
マイクロ命令の配列もそれにしたがったものとなる。
アドレス情報としてｎビットのアドレスフィールドを有
しており、まず、マイクロ命令レジスタ３よりアドレス
情報を除＜ｍ−ｎビットのデータがマイクロ命令Ｍｌと
して出力され、マイクロプログラムの実行が開始される
。これと並行して、アドレスフィールドのアドレス情報
ｎビットが経路４を介してアドレスレジスタ５に伝達さ
れ、アドレスレジスタ５の出力のうち、下位ｎビットは
分岐判定回路６に伝達され、残りのｎ−ｎビットはアク
セスのためのアドレスとして記憶装置ｌに与えられてそ
の読出しが開始される。一方１分岐判定回路６では、仮
にそのとき実行されているマイクロ命令が条件分岐命令
であり、その実行結果が分岐を要求するものとなったと
きは（例えば、演算結果がオーバフローしたときなど）
、その旨を伝える分岐信号ＪＵＭＰによって、既に与え
られているｎビットのアドレス情報の一部または全部に
対して修飾が行われ、さらにそれがデコードされること
により、マルチプレクサ２との間の２ｎＬ木の制御信号
線７のうち対応するただ１本だけが活性化される。した
がって、この出力は記憶装置ｌの読出しが終了するのと
前後してマルチプレクサ２に制御信号として与えられる
ことになり、読出された２ｎ個のマイクロ命令の中から
活性化された１本の制御信号線７に対応するアドレスの
マイクロ命令が選択され、条件分岐の命令が１サイクル
で完了する０分岐判定回路６に入力されたｎビットのア
ドレス情報が全く修飾されないということは正規順序の
動作が行われていることを意味し、記憶装置ｌにおける
マイクロ命令の配列もそれにしたがったものとなる。
以上説明したように本発明は、単一の記憶装置および単
一のマイクロ命令レジスタを用い、かつより少ない配線
構成により、従来例とまったく同等の動作が可能なもの
とすることにより、ハードウェア数の著しい減少と配線
の簡素化を図ることができ、また、マイクロプログラム
を記憶する記憶装置における同時に読出される複数側の
マイクロ命令の物理的な配置組合せの自由度も、分離独
立した多数の記憶装置を用いた場合に比べて高く、特に
、同時に読出されるマイクロ命令の対応するビットをそ
れぞれが隣り合うように配置することによりマルチプレ
クサの構成も簡素化でき、マイクロ命令レジスタと合せ
て記憶装置と一体化された規則性のよい設計が容易なマ
イクロプログラムメモリ回路を供給できる効果がある。
一のマイクロ命令レジスタを用い、かつより少ない配線
構成により、従来例とまったく同等の動作が可能なもの
とすることにより、ハードウェア数の著しい減少と配線
の簡素化を図ることができ、また、マイクロプログラム
を記憶する記憶装置における同時に読出される複数側の
マイクロ命令の物理的な配置組合せの自由度も、分離独
立した多数の記憶装置を用いた場合に比べて高く、特に
、同時に読出されるマイクロ命令の対応するビットをそ
れぞれが隣り合うように配置することによりマルチプレ
クサの構成も簡素化でき、マイクロ命令レジスタと合せ
て記憶装置と一体化された規則性のよい設計が容易なマ
イクロプログラムメモリ回路を供給できる効果がある。
第１図は本発明のマイクロプログラムメモリ回路の一実
施例を示すブロック図、第２図はマイクロプログラムメ
モリ回路の従来例を示すブロック図である。 １・・・・・・記憶装置、 ２・・・・・・マルチプレクサ、 ３・・・・・・マイクロ命令レジスタ、４・・・・・・
経路、 ５・・・・・・アドレスレジスタ、 ６・・・・・・分岐判定回路、 ７・・・・・・制御信号線。 ＪＵＭＰ・・・分岐信号、 Ｍｌ・・・・・・マイクロ命令。 特許出願人 日本電気株式会社 第１図
施例を示すブロック図、第２図はマイクロプログラムメ
モリ回路の従来例を示すブロック図である。 １・・・・・・記憶装置、 ２・・・・・・マルチプレクサ、 ３・・・・・・マイクロ命令レジスタ、４・・・・・・
経路、 ５・・・・・・アドレスレジスタ、 ６・・・・・・分岐判定回路、 ７・・・・・・制御信号線。 ＪＵＭＰ・・・分岐信号、 Ｍｌ・・・・・・マイクロ命令。 特許出願人 日本電気株式会社 第１図
Claims (1)
- 【特許請求の範囲】 マイクロプログラムが格納される記憶装置と、記憶装置
からマイクロ命令を順次に読出す順序制御装置よりなる
マイクロプログラムメモリ回路であって、 前記記憶装置は、容量がｍ×２＾ｎビット、アドレス数
が２＾ｎ＾−＾ａ個（ｍはマイクロ命令のビット数、ｎ
およびａは任意の正整数で、かつｍ＞ｎ＞ａ）で、ｍ×
２＾ａビットの出力幅を有し、前記順序制御装置は、記
憶装置から読出されたｍ×２＾ａビット幅のデータより
、別途入力された制御信号にしたがい１個のマイクロ命
令を選択するマルチプレクサと、マルチプレクサにより
選択されたマイクロ命令を一時格納するマイクロ命令レ
ジスタと、マイクロ命令レジスタから出力されたマイク
ロ命令に含まれるｎビットのアドレス情報を入力し、そ
の出力中のｎ−ａビットのアドレスで記憶装置をアクセ
スするアドレスレジスタと、アドレスレジスタから残り
のａビットのアドレス情報を入力して、出力されたマイ
クロ命令の実行結果にもとづく分岐命令が入力されたと
きは該分岐命令により該アドレス情報を修飾し、分岐命
令が無いときは該アドレス情報のままとして、それぞれ
のアドレス情報から前記制御信号を生成する分岐判定回
路を有するマイクロプログラムメモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4428887A JPS63208942A (ja) | 1987-02-26 | 1987-02-26 | マイクロプログラムメモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4428887A JPS63208942A (ja) | 1987-02-26 | 1987-02-26 | マイクロプログラムメモリ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63208942A true JPS63208942A (ja) | 1988-08-30 |
Family
ID=12687316
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4428887A Pending JPS63208942A (ja) | 1987-02-26 | 1987-02-26 | マイクロプログラムメモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63208942A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007102356A1 (en) * | 2006-02-22 | 2007-09-13 | Ricoh Company, Ltd. | Image processing method, recorded matter, program, image processing apparatus, image forming apparatus, image forming system and ink |
-
1987
- 1987-02-26 JP JP4428887A patent/JPS63208942A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007102356A1 (en) * | 2006-02-22 | 2007-09-13 | Ricoh Company, Ltd. | Image processing method, recorded matter, program, image processing apparatus, image forming apparatus, image forming system and ink |
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