JPS63208971A - マルチプロセツサ制御方式 - Google Patents
マルチプロセツサ制御方式Info
- Publication number
- JPS63208971A JPS63208971A JP4354687A JP4354687A JPS63208971A JP S63208971 A JPS63208971 A JP S63208971A JP 4354687 A JP4354687 A JP 4354687A JP 4354687 A JP4354687 A JP 4354687A JP S63208971 A JPS63208971 A JP S63208971A
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- JP
- Japan
- Prior art keywords
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- spu
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- ipu
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/167—Interprocessor communication using a common memory, e.g. mailbox
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Software Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
この発明は複数の命令制御を実行する複数のプロセッサ
（ＩＰｔｌ）からシステム制御プロセッサ（ＳＰＵ）へ
入出力制御の処踵依頼をする際に、ＩＰＵとｓｐｕはそ
れぞれ独立したプリフィックス領域を用いているため、
処理の遅くなると云うことを解決するために、ｒｐｕ
、！：ＳＰＵとのプリフィックス領域を同一にするもの
である。
（ＩＰｔｌ）からシステム制御プロセッサ（ＳＰＵ）へ
入出力制御の処踵依頼をする際に、ＩＰＵとｓｐｕはそ
れぞれ独立したプリフィックス領域を用いているため、
処理の遅くなると云うことを解決するために、ｒｐｕ
、！：ＳＰＵとのプリフィックス領域を同一にするもの
である。
この発明は複数のＩＰＵがＳＰＵに入出力制御の処理を
依頼する際のマルチプロセッサ制御方式に関するもので
ある。
依頼する際のマルチプロセッサ制御方式に関するもので
ある。
オフィスコンピュータ、オフィスプロセッサの分野にお
いて、処理速度の向上と信頼性の向上を図るために、複
数のプロセッサを使用するマルチプロセッサシステムが
情報処理等の分野で広く用いられている。このマルチプ
ロセッサシステムは、第６図に示すように構成されてい
る。１〜３はＩＰＵ、５は入出力装置、４はＳＰＵ 、
６は主記憶装置である。このシステムを高速に運用でき
、然も安価に形成される小型システムが要求されている
。
いて、処理速度の向上と信頼性の向上を図るために、複
数のプロセッサを使用するマルチプロセッサシステムが
情報処理等の分野で広く用いられている。このマルチプ
ロセッサシステムは、第６図に示すように構成されてい
る。１〜３はＩＰＵ、５は入出力装置、４はＳＰＵ 、
６は主記憶装置である。このシステムを高速に運用でき
、然も安価に形成される小型システムが要求されている
。
上記したシステムを運用するのに、従来システムは第４
図に示すように、主記憶装置６に、例えばｌＰｔ１４０
１，４１１，４２１とＳＰＵ ４３１は、それぞれ独立
したプリフィックス領域４０〜４２．４３を持、ってい
る。
図に示すように、主記憶装置６に、例えばｌＰｔ１４０
１，４１１，４２１とＳＰＵ ４３１は、それぞれ独立
したプリフィックス領域４０〜４２．４３を持、ってい
る。
なおＩＰＵ ４０１，４１１．４２１のプリフィックス
アドレスの先頭アドレスＡ、Ｂ、Ｃは、主記憶装置６の
固定領域６−１に格納しである。
アドレスの先頭アドレスＡ、Ｂ、Ｃは、主記憶装置６の
固定領域６−１に格納しである。
従って、例えばＩＰＵ４０１が処理依頼をすると、第５
図のフローチャートに示すように動作をする。
図のフローチャートに示すように動作をする。
５ＰＵ４３１は、第５図■の工程に示すように処理依頼
をしたＩＰＵは４０１であると判定をする。次ぎに、５
ＰＵ４３１は主記憶装置６の固定領域６−１を参照して
ｆＰｔｌ ４０１のフリフィックスアドレスの先頭アド
レスＡを見出す■。このアドレスＡのプリフィックス領
域４０のデータを５ＰＵ４３１のプリフィックス領域４
３ヘセツトする■。
をしたＩＰＵは４０１であると判定をする。次ぎに、５
ＰＵ４３１は主記憶装置６の固定領域６−１を参照して
ｆＰｔｌ ４０１のフリフィックスアドレスの先頭アド
レスＡを見出す■。このアドレスＡのプリフィックス領
域４０のデータを５ＰＵ４３１のプリフィックス領域４
３ヘセツトする■。
かくすることによって、ＩＰＵ ４０１で依頼された処
理がＳＰＵ４３１と入出力装置で、このプリフィックス
領域４３のデータに基づいて実行される■。実行が終了
すると、ＳＰＵ ４３１はプリフィックス領域４３のデ
ータをプリフィックス領域４０ヘセントする■。
理がＳＰＵ４３１と入出力装置で、このプリフィックス
領域４３のデータに基づいて実行される■。実行が終了
すると、ＳＰＵ ４３１はプリフィックス領域４３のデ
ータをプリフィックス領域４０ヘセントする■。
即ち、各ＩＰＵが処理依頼を行うと、ＳＰＵは、どのＩ
ＰＵからの処理依頼かを判別し、そのプリフィックス領
域データをＳＰＵのプリフィックス領域にセットして実
行し、実行終了によってデータを元のＩＰＵのプリフィ
ックス領域に戻している。
ＰＵからの処理依頼かを判別し、そのプリフィックス領
域データをＳＰＵのプリフィックス領域にセットして実
行し、実行終了によってデータを元のＩＰＵのプリフィ
ックス領域に戻している。
上記したように、従来の複数ＩＰＩＪ、ＳＰＵ、 Ｉｌ
ｏ、メモリからなるマルチプロセッサシステムにおいて
、ｌＰｔ１からのｓｐｕへの処理依頼に対して、処理依
頼先ＩＰＵをＳＰＵが解析し、そのＩＰＵのプリフィッ
クス領域のデータをシステム・プリフィックス領域にセ
ットしなければならず、ＳＰＵへの処理依頼が行われる
度、又Ｉ１０からＩＰＵに対して割り込み通知をする時
、システム・プリフィックス領域からＩＰＵのプリフィ
ックス領域へセットし、システム性能が阻害されると云
う問題があった。
ｏ、メモリからなるマルチプロセッサシステムにおいて
、ｌＰｔ１からのｓｐｕへの処理依頼に対して、処理依
頼先ＩＰＵをＳＰＵが解析し、そのＩＰＵのプリフィッ
クス領域のデータをシステム・プリフィックス領域にセ
ットしなければならず、ＳＰＵへの処理依頼が行われる
度、又Ｉ１０からＩＰＵに対して割り込み通知をする時
、システム・プリフィックス領域からＩＰＵのプリフィ
ックス領域へセットし、システム性能が阻害されると云
う問題があった。
この発明は、上記従来の状況から効率よくデータ転送の
行えるマルチプロセッサ制御方式を提供することを目的
とするものである。
行えるマルチプロセッサ制御方式を提供することを目的
とするものである。
この発明では、可変プリフィックス制御を第１図に示す
ようにプリフィックス設定アドレスを作成して行う。１
６は与えられた論理アドレスであり、従来の論理アドレ
スに、１１で示すメーンストレージＭＳ＜２’−２’）
を付加したものである。１３は作成されたアドレスであ
り、上位アドレス１２とＭＳＩＩとで構成され、１０は
領域スタートアドレス（ＭＳＳＡ）である。上記した作
成されたアドレス１３と領域スタートアドレス１０をプ
ラスして１５の物理アドレス（２〜２）を作成する。
ようにプリフィックス設定アドレスを作成して行う。１
６は与えられた論理アドレスであり、従来の論理アドレ
スに、１１で示すメーンストレージＭＳ＜２’−２’）
を付加したものである。１３は作成されたアドレスであ
り、上位アドレス１２とＭＳＩＩとで構成され、１０は
領域スタートアドレス（ＭＳＳＡ）である。上記した作
成されたアドレス１３と領域スタートアドレス１０をプ
ラスして１５の物理アドレス（２〜２）を作成する。
１４に示すプリフィックス設定アドレス（２〜２）はシ
ステム立ち上げ（ＩＭＰＬ）時に設定されている。
ステム立ち上げ（ＩＭＰＬ）時に設定されている。
（作用〕
この発明では、ｓｐｕで主記憶装置のＭＳを読み／書き
する際に、与えられた論理アドレス１６がプリフィック
ス領域内であるや否やを判別し、領域内であるとプリフ
ィックス設定アドレス１４と与えられた物理アドレス１
６の（２１′〜２°）を物理アドレスとして用い、与え
られた物理アドレスが領域外であると、物理アドレス１
５にてＭＳを読み／書きするようにプリフィックスを可
変して用いることができ、ＳＰＵにおいて余分なアクセ
スの抑止を可能とする。
する際に、与えられた論理アドレス１６がプリフィック
ス領域内であるや否やを判別し、領域内であるとプリフ
ィックス設定アドレス１４と与えられた物理アドレス１
６の（２１′〜２°）を物理アドレスとして用い、与え
られた物理アドレスが領域外であると、物理アドレス１
５にてＭＳを読み／書きするようにプリフィックスを可
変して用いることができ、ＳＰＵにおいて余分なアクセ
スの抑止を可能とする。
第２図は本発明のマルチプロセッサ制御方式を説明する
ための一実施例の模式図である。２０〜２２はＩＰＵ
、 ２３はＳＰＵ 、 ２４はＩＰＵ ２０のプリフィ
ックス領域、２５はＩＰＵ ２１のプリフィックス領域
、２６はＩＰＵ ２２のプリフィックス領域、２７はＳ
ＰＵのプリフィックスレジスタ５ＰＦＸである。
ための一実施例の模式図である。２０〜２２はＩＰＵ
、 ２３はＳＰＵ 、 ２４はＩＰＵ ２０のプリフィ
ックス領域、２５はＩＰＵ ２１のプリフィックス領域
、２６はＩＰＵ ２２のプリフィックス領域、２７はＳ
ＰＵのプリフィックスレジスタ５ＰＦＸである。
このＩＰＵ２０〜２２とＳＰＵ ２３にプリフィックス
制御を設けである。例えば、ＩＰＵ ２０からＳＰＵ
２３に対して処理依頼をすると、第３図のフローチャー
トに示すように、５ＰＩＩ ２３は動作する。
制御を設けである。例えば、ＩＰＵ ２０からＳＰＵ
２３に対して処理依頼をすると、第３図のフローチャー
トに示すように、５ＰＩＩ ２３は動作する。
即ち、ＳＰＵ ２３はＩＰＵからの処理依頼が何れから
有ったかを判定する。第３図に示す■の状態である。処
理依頼先のＩＰＵ ２０のプリフィックスアドレスを固
定領域６−１を検索して見出し、そのアドレスを５ＰＦ
Ｘ２７にセントする■６ 更に、詳しく説明すると、ＩＰＵ ２０〜２２のプリフ
ィックスアドレスは初期（イニシアル）時それぞれセッ
トされて、そのアドレスは固定領域に格納しである。従
って、ＩＰＵ ２０からＳＰＵ ２３に対して処理依頼
が発生すると、ＳＰＵ ２３は固定領域を検索して処理
要求したＩＰＵのプリフィックスアドレスをＳＰＵのプ
リフィックス設定アドレスとして５ＰＦＸ２７にセント
する■。勿論ＩＰＵ ２１．２２も同様にセントされる
。このセット後に処理の実行をする■。従って、処理の
ためにプリフィックス領域間のデータ転送を必要としな
いものとなる。
有ったかを判定する。第３図に示す■の状態である。処
理依頼先のＩＰＵ ２０のプリフィックスアドレスを固
定領域６−１を検索して見出し、そのアドレスを５ＰＦ
Ｘ２７にセントする■６ 更に、詳しく説明すると、ＩＰＵ ２０〜２２のプリフ
ィックスアドレスは初期（イニシアル）時それぞれセッ
トされて、そのアドレスは固定領域に格納しである。従
って、ＩＰＵ ２０からＳＰＵ ２３に対して処理依頼
が発生すると、ＳＰＵ ２３は固定領域を検索して処理
要求したＩＰＵのプリフィックスアドレスをＳＰＵのプ
リフィックス設定アドレスとして５ＰＦＸ２７にセント
する■。勿論ＩＰＵ ２１．２２も同様にセントされる
。このセット後に処理の実行をする■。従って、処理の
ためにプリフィックス領域間のデータ転送を必要としな
いものとなる。
上記説明は、ｒｐｕを３台として説明を行ったが３台に
限定されないことは云うまでもない。
限定されないことは云うまでもない。
以上の説明から明らかなように、この発明によれば、複
数のＩＰＵからＳＰＵに対して処理依頼が通知された場
合プリフィックス領域間のデータ転送を必要とせず処理
速度の向上が図れ、またｓｐｕのプリフィックス領域を
可変して使用し、プリフィックス領域を削減する上でき
わめて有効な効果を発揮する。
数のＩＰＵからＳＰＵに対して処理依頼が通知された場
合プリフィックス領域間のデータ転送を必要とせず処理
速度の向上が図れ、またｓｐｕのプリフィックス領域を
可変して使用し、プリフィックス領域を削減する上でき
わめて有効な効果を発揮する。
第１図は本発明のプリフィックス制御を示す原理図、
第２図は本発明のマルチプロセッサ制御方式を説明する
ための一実施例の模式図、 第３図は本発明のフローチャート、 第４図は従来のプリフィックス制御を説明するための模
式図、 第５図は従来の動作を示すフローチャート、第６図はマ
ルチプロセッサのシステム構成を示すブロック図である
。 図において、１〜３と２０〜２２はＩＰＵ 、 ４と２
３はＳＰＵ、 ５は入出力装置、６は主記憶装置を示す
。 ソｌａｇＪｌ／ｌ’７’ソ４．７７スｒＪｍＱ木ｆ＆Ｊ
ｔｉ第１図 第２図 滞発明の７０−＋ヤード 第３図 ６ｕυ（工 ｔむＩ、ブソスー／７ス利修Ｐ磯−１１ｔｒ＝ｈｑｌ費
式ｊ図第４図 Ｋｕｓｔ１４’Ｆ ｌｅ木ｔｙａ−チ↑−ト第５図
ための一実施例の模式図、 第３図は本発明のフローチャート、 第４図は従来のプリフィックス制御を説明するための模
式図、 第５図は従来の動作を示すフローチャート、第６図はマ
ルチプロセッサのシステム構成を示すブロック図である
。 図において、１〜３と２０〜２２はＩＰＵ 、 ４と２
３はＳＰＵ、 ５は入出力装置、６は主記憶装置を示す
。 ソｌａｇＪｌ／ｌ’７’ソ４．７７スｒＪｍＱ木ｆ＆Ｊ
ｔｉ第１図 第２図 滞発明の７０−＋ヤード 第３図 ６ｕυ（工 ｔむＩ、ブソスー／７ス利修Ｐ磯−１１ｔｒ＝ｈｑｌ費
式ｊ図第４図 Ｋｕｓｔ１４’Ｆ ｌｅ木ｔｙａ−チ↑−ト第５図
Claims (1)
- 【特許請求の範囲】 命令制御を実行する複数のプロセッサ（ＩＰＵ１〜ｎ）
と、前記プロセッサ（ＩＰＵ１〜ｎ）と入出力制御装置
（５）間の処理の制御を行うシステム制御プロセッサ（
ＳＰＵ４）とで構成され、前記プロセッサ（ＩＰＵ１〜
ｎ）とシステム制御プロセッサ（ＳＰＵ４）の各プリフ
ィックス領域を主記憶装置（６）の固定領域に有するシ
ステムにおいて、 前記プリフィックス領域に可変プリフィックス制御を行
い、プリフィックス領域を縮小して処理を実行すること
を特徴とするマルチプロセッサ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4354687A JPS63208971A (ja) | 1987-02-25 | 1987-02-25 | マルチプロセツサ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4354687A JPS63208971A (ja) | 1987-02-25 | 1987-02-25 | マルチプロセツサ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63208971A true JPS63208971A (ja) | 1988-08-30 |
Family
ID=12666748
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4354687A Pending JPS63208971A (ja) | 1987-02-25 | 1987-02-25 | マルチプロセツサ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63208971A (ja) |
-
1987
- 1987-02-25 JP JP4354687A patent/JPS63208971A/ja active Pending
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