JPS63209212A - ラツチドライバ回路 - Google Patents
ラツチドライバ回路Info
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- JPS63209212A JPS63209212A JP62040322A JP4032287A JPS63209212A JP S63209212 A JPS63209212 A JP S63209212A JP 62040322 A JP62040322 A JP 62040322A JP 4032287 A JP4032287 A JP 4032287A JP S63209212 A JPS63209212 A JP S63209212A
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- circuit
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は信号出力技術さらには出力信号レベルの早期確
定技術に関し１例えば、半導体記憶装置におけるデータ
出力バッファ回路の駆動制御に適用して有効な技術に関
するものである。
定技術に関し１例えば、半導体記憶装置におけるデータ
出力バッファ回路の駆動制御に適用して有効な技術に関
するものである。
出力バッファ回路の出力端子には、その出力データを伝
播するための信号線路が結合されると共に、その信号線
路には、その他の回路素子（半導体装置）が結合される
ことになる。このような信号線路や回路素子は、出力バ
ッファ回路にとって不所望な容量成分及び抵抗成分にな
り、斯る出力バッファ回路の出力にとって無視し得ない
負荷を構成してしまう。このような負荷は、出力バッフ
ァ回路にとってその出力確定、特にハイレベル出力の確
定を遅延させる。
播するための信号線路が結合されると共に、その信号線
路には、その他の回路素子（半導体装置）が結合される
ことになる。このような信号線路や回路素子は、出力バ
ッファ回路にとって不所望な容量成分及び抵抗成分にな
り、斯る出力バッファ回路の出力にとって無視し得ない
負荷を構成してしまう。このような負荷は、出力バッフ
ァ回路にとってその出力確定、特にハイレベル出力の確
定を遅延させる。
このような出力バッファ回路における出力確定遅延を低
減させる手段として、例えば、昭和５９年１１月３０日
オーム社発行のｒＬＳＩハンドブックＪ Ｐ２Ｏ３に記
載されているデータ線平衡化技術を適用して、出力バッ
ファ回路を駆動するための相補出力データ線を、データ
の非出力時期に呼応するタイミングでリークさせて予め
中間レベルにしておくことが考えられる。
減させる手段として、例えば、昭和５９年１１月３０日
オーム社発行のｒＬＳＩハンドブックＪ Ｐ２Ｏ３に記
載されているデータ線平衡化技術を適用して、出力バッ
ファ回路を駆動するための相補出力データ線を、データ
の非出力時期に呼応するタイミングでリークさせて予め
中間レベルにしておくことが考えられる。
しかしながら、本発明者の実験及び検討によれば、上記
したように出力バッファ回路を駆動するための相補出力
データ線を、予め中間レベルにしておく技術を採用して
も、不所望な出力側負荷によって、ハイレベル側の出力
確定タイミングがロウレベル確定タイミングよりも遅れ
る傾向を良好に改善することができなかった。
したように出力バッファ回路を駆動するための相補出力
データ線を、予め中間レベルにしておく技術を採用して
も、不所望な出力側負荷によって、ハイレベル側の出力
確定タイミングがロウレベル確定タイミングよりも遅れ
る傾向を良好に改善することができなかった。
本発明の目的は、出力回路における所望の出力信号レベ
ル確定タイミングの遅延を防止することができる技術を
提供することにある。
ル確定タイミングの遅延を防止することができる技術を
提供することにある。
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述及び添付図面から明らかになるであろう
。
本明細書の記述及び添付図面から明らかになるであろう
。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記の通りである。
を簡単に説明すれば下記の通りである。
すなわち、リセット信号の第１レベルによって、入力信
号レベルに呼応したレベルの出力状態を採ると共に、リ
セット信号の第２レベルによって、入力信号レベルに拘
らずに出力信号レベルを所定レベルに強制して初期出力
状態を採る初期状態回復出力手段と、初期状態回復出力
手段の出力信号をラッチするラッチ手段とを備え、その
ラッチ手段の出力端子を出力バッファ回路の入力端子に
結合したものである。
号レベルに呼応したレベルの出力状態を採ると共に、リ
セット信号の第２レベルによって、入力信号レベルに拘
らずに出力信号レベルを所定レベルに強制して初期出力
状態を採る初期状態回復出力手段と、初期状態回復出力
手段の出力信号をラッチするラッチ手段とを備え、その
ラッチ手段の出力端子を出力バッファ回路の入力端子に
結合したものである。
上記した手段によれば、出力バッファ回路によるデータ
の非出力タイミングに呼応して初期状態回復出力手段の
出力を、その出力バッファ回路にとって出力レベルの早
期確定を必要とする出力信号レベルを与えることができ
るレベルに初期設定しておき、その初期状態回復出力手
段の出力信号をラッチ手段にラッチさせておくことによ
り、初期状態回復出力手段がその入力信号レベルに呼応
したレベルの出力状態を採り得るように制御されるとき
、出カバソファ回路の出力タイミングに呼応して得られ
る出力信号レベルは、先ず出力レベルの早期確定を必要
とするレベルにされることにより、出力バッファ回路に
おける所望の出力信号レベル確定タイミングの遅延防止
を達成するものである。
の非出力タイミングに呼応して初期状態回復出力手段の
出力を、その出力バッファ回路にとって出力レベルの早
期確定を必要とする出力信号レベルを与えることができ
るレベルに初期設定しておき、その初期状態回復出力手
段の出力信号をラッチ手段にラッチさせておくことによ
り、初期状態回復出力手段がその入力信号レベルに呼応
したレベルの出力状態を採り得るように制御されるとき
、出カバソファ回路の出力タイミングに呼応して得られ
る出力信号レベルは、先ず出力レベルの早期確定を必要
とするレベルにされることにより、出力バッファ回路に
おける所望の出力信号レベル確定タイミングの遅延防止
を達成するものである。
第１図は本発明に係るラッチドライバ回路一実施例を示
す回路図である。第１図に示されるラッチドライバ回路
ＬＡＴＤは、特に制限されないが、ＳＲＡＭ （スタテ
ィック・ランダム・アクセス・メモリ）のデータ出力バ
ッファ回路ＤＯＢＵＦＦに適用されるものである。
す回路図である。第１図に示されるラッチドライバ回路
ＬＡＴＤは、特に制限されないが、ＳＲＡＭ （スタテ
ィック・ランダム・アクセス・メモリ）のデータ出力バ
ッファ回路ＤＯＢＵＦＦに適用されるものである。
データ出力バッファ回路ＤＯＢＵＦＦは、電源端子Ｖｄ
ｄと回路の接地端子との間に直列接続された一対のＮチ
ャンネル型出力ＭＯ８ＦＥＴＱＩ及びＱ２を、その出力
段として有し、一対の出力ＭＯ８ＦＥＴＱＩ及びＱ２の
結合ノードが、当該データ出力バッファ回路ＤＯＢＵＦ
Ｆの出力端子Ｄｏｕｔとされる。出力ＭＯ８ＦＥＴＱＩ
及びＱ２の夫々のゲート電極には、増幅用のインバータ
回路ＩＮＶＩ及びＩＮＶ２が結合されると共に、夫々の
インバータ回路ＩＮＶＩ及びＩＮＶ２の入力端子には、
２人力形式のナントゲート回路ＮＡＮＤＩ及びＮＡＮＤ
２が結合されている。各ナントゲート回路ＮＡＮＤ１及
びＮＡＮＤ２の一方の入力端子には、データ出力制御信
号φｄｏｃが供給される。データ出力制御信号φｄＯＣ
がロウレベルにされると、常に一対の出力ＭＯ８ＦＥＴ
Ｑ１及びＱ２はオフ状態にされ、それによって出力バッ
ファ回路ＤＯＢＵＦＦは高出力インピーダンス状態とさ
れる。実際には、データ出力端子り。
ｄと回路の接地端子との間に直列接続された一対のＮチ
ャンネル型出力ＭＯ８ＦＥＴＱＩ及びＱ２を、その出力
段として有し、一対の出力ＭＯ８ＦＥＴＱＩ及びＱ２の
結合ノードが、当該データ出力バッファ回路ＤＯＢＵＦ
Ｆの出力端子Ｄｏｕｔとされる。出力ＭＯ８ＦＥＴＱＩ
及びＱ２の夫々のゲート電極には、増幅用のインバータ
回路ＩＮＶＩ及びＩＮＶ２が結合されると共に、夫々の
インバータ回路ＩＮＶＩ及びＩＮＶ２の入力端子には、
２人力形式のナントゲート回路ＮＡＮＤＩ及びＮＡＮＤ
２が結合されている。各ナントゲート回路ＮＡＮＤ１及
びＮＡＮＤ２の一方の入力端子には、データ出力制御信
号φｄｏｃが供給される。データ出力制御信号φｄＯＣ
がロウレベルにされると、常に一対の出力ＭＯ８ＦＥＴ
Ｑ１及びＱ２はオフ状態にされ、それによって出力バッ
ファ回路ＤＯＢＵＦＦは高出力インピーダンス状態とさ
れる。実際には、データ出力端子り。
ｕｔは図示しないデータ人力バッファ回路の入力端子に
共通接続されていて、データ出力制御信号φｄｏｃがロ
ウレベルにされるときは、そのデータ入カバッファ回路
から書き込みデータの入力が許容される。データ出力制
御信号φｄｏｃがハイレベルにされると、ナントゲート
回路ＮＡＮＤ１及びＮＡＮＤ２の出力は、夫々における
他方の入力端子に供給される信号レベルに従って変化さ
れることになるから、斯る一対のナントゲート回路ＮＡ
ＮＤ１及びＮＡＮＤ２に、詳細を後で説明するラッチド
ライバ回路ＬＡＴＤから相補レベルの信号が供給される
ことによって、一対の出力ＭＯ８ＦＥＴＱＩ−及びＱ２
が相補的にスイッチ動作されて、出力端子Ｄ ｏ ｕ
ｔに、ハイレベル又はロウレベルの信号を得ることがで
きる。
共通接続されていて、データ出力制御信号φｄｏｃがロ
ウレベルにされるときは、そのデータ入カバッファ回路
から書き込みデータの入力が許容される。データ出力制
御信号φｄｏｃがハイレベルにされると、ナントゲート
回路ＮＡＮＤ１及びＮＡＮＤ２の出力は、夫々における
他方の入力端子に供給される信号レベルに従って変化さ
れることになるから、斯る一対のナントゲート回路ＮＡ
ＮＤ１及びＮＡＮＤ２に、詳細を後で説明するラッチド
ライバ回路ＬＡＴＤから相補レベルの信号が供給される
ことによって、一対の出力ＭＯ８ＦＥＴＱＩ−及びＱ２
が相補的にスイッチ動作されて、出力端子Ｄ ｏ ｕ
ｔに、ハイレベル又はロウレベルの信号を得ることがで
きる。
ラッチドライバ回路ＬＡＴＤは、その入力端子が、ＳＲ
ＡＭの図示しないメモリセルから読み出されてコモンデ
ータ線を介してセンスアンプで増幅された相補レベルの
データが供給される一対ののデータ出力線ＤＯＬ、ＤＯ
Ｌに結合されている。
ＡＭの図示しないメモリセルから読み出されてコモンデ
ータ線を介してセンスアンプで増幅された相補レベルの
データが供給される一対ののデータ出力線ＤＯＬ、ＤＯ
Ｌに結合されている。
データの読み出しに際して一対のデータ出力線ＤＯＬ、
ＤＯＬは、読み出しデータレベルに呼応して相補レベル
にされるが、前後の読み出しデータレベルが相違すると
きは、前のデータの読み出しで生じたデータ出力線（Ｄ
ＯＬ、ＤＯＬ）間の電位差を、次のデータの読み出しに
よって反転させる必要がある。このようなデータ出力線
（ＤＯＬ。
ＤＯＬは、読み出しデータレベルに呼応して相補レベル
にされるが、前後の読み出しデータレベルが相違すると
きは、前のデータの読み出しで生じたデータ出力線（Ｄ
ＯＬ、ＤＯＬ）間の電位差を、次のデータの読み出しに
よって反転させる必要がある。このようなデータ出力線
（ＤＯＬ。
ＤＯＬ）のレベル反転に要する時間を短縮するため、一
対のデータ出力線ＤＯＬ及びＤＯＬは、Ｐチャンネル型
す−クＭＯ８ＦＥＴＱ３のソース・ドレイン電極に結合
されている。リークＭＯ８ＦＥＴＱ３のゲート電極には
、メモリ・リード動作が開始されるまでの所定のタイミ
ングに呼応してロウレベルにされるプリチャージ制御信
号φｐが供給される。それによって、図示しない相補デ
ータ線及び相補コモンデータ線のプリチャージ動作とほ
ぼ同時のタイミングで、オン状態を採るリークＭＯ３Ｆ
ＥＴＱ３の作用によって、一対のデータ出力線ＤＯＬ及
びＤＯＬは、中間レベルに平衡化される。
対のデータ出力線ＤＯＬ及びＤＯＬは、Ｐチャンネル型
す−クＭＯ８ＦＥＴＱ３のソース・ドレイン電極に結合
されている。リークＭＯ８ＦＥＴＱ３のゲート電極には
、メモリ・リード動作が開始されるまでの所定のタイミ
ングに呼応してロウレベルにされるプリチャージ制御信
号φｐが供給される。それによって、図示しない相補デ
ータ線及び相補コモンデータ線のプリチャージ動作とほ
ぼ同時のタイミングで、オン状態を採るリークＭＯ３Ｆ
ＥＴＱ３の作用によって、一対のデータ出力線ＤＯＬ及
びＤＯＬは、中間レベルに平衡化される。
ラッチドライバ回路ＬＡＴＤは、ゲート電極に上記プリ
チャージ制御信号φｐが供給されるＮチャンネル型カッ
トオフＭＯ８ＦＥＴＱ４を介してデータ出力線ＤＯＬに
一方の入力端子が結合された２人力形式のノアゲート回
路Ｎ０ＲＩと、ゲート電極に上記プリチャージ制御信号
φＰが供給されるＮチャンネル型カットオフＭＯ８ＦＥ
ＴＱ５を介してデータ出力線Ｄ ＯＬに一方の入力端子
が結合された２人力形式のナントゲート回路ＮＡＮＤ３
とを有する。ノアゲート回路Ｎ０ＲＩの他方の入力端子
には、アドレス変化検出信号φａ １； ｄが供給され
ると共に、ナントゲート回路ＮＡＮＤ３の他方の入力端
子には、当該アドレス変化検出信号φａ ｔ、 ｄの反
転レベル信号が供給される。上記ノアゲート回路Ｎ０Ｒ
Ｉ及びナントゲート回路ＮＡＮＤ３は、リセット信号と
してのアドレス変化検出信号φａｔｄのロウレベル（第
１レベル）によって、データ出力線ＤＯＬ及びＤＯＬか
ら供給される入力信号レベルに呼応したレベルの出力状
態を採ると共に、アドレス変化検出信号φａｔｄのハイ
レベル（第２レベル）によって、データ出力線ＤＯＬ及
びＤＯＬから供給される入力信号レベルに拘らずに夫々
の出力信号レベルを所定レベル（ノアゲート回路Ｎ０Ｒ
Ｉの出力レベルをロウレベルとし、ナントゲート回路Ｎ
ＡＮＤ３の出力レベルをハイレベル）に強制して初期出
力状態を採る初期状態回復出力手段ＩＯＭとされる。
チャージ制御信号φｐが供給されるＮチャンネル型カッ
トオフＭＯ８ＦＥＴＱ４を介してデータ出力線ＤＯＬに
一方の入力端子が結合された２人力形式のノアゲート回
路Ｎ０ＲＩと、ゲート電極に上記プリチャージ制御信号
φＰが供給されるＮチャンネル型カットオフＭＯ８ＦＥ
ＴＱ５を介してデータ出力線Ｄ ＯＬに一方の入力端子
が結合された２人力形式のナントゲート回路ＮＡＮＤ３
とを有する。ノアゲート回路Ｎ０ＲＩの他方の入力端子
には、アドレス変化検出信号φａ １； ｄが供給され
ると共に、ナントゲート回路ＮＡＮＤ３の他方の入力端
子には、当該アドレス変化検出信号φａ ｔ、 ｄの反
転レベル信号が供給される。上記ノアゲート回路Ｎ０Ｒ
Ｉ及びナントゲート回路ＮＡＮＤ３は、リセット信号と
してのアドレス変化検出信号φａｔｄのロウレベル（第
１レベル）によって、データ出力線ＤＯＬ及びＤＯＬか
ら供給される入力信号レベルに呼応したレベルの出力状
態を採ると共に、アドレス変化検出信号φａｔｄのハイ
レベル（第２レベル）によって、データ出力線ＤＯＬ及
びＤＯＬから供給される入力信号レベルに拘らずに夫々
の出力信号レベルを所定レベル（ノアゲート回路Ｎ０Ｒ
Ｉの出力レベルをロウレベルとし、ナントゲート回路Ｎ
ＡＮＤ３の出力レベルをハイレベル）に強制して初期出
力状態を採る初期状態回復出力手段ＩＯＭとされる。
上記アドレス変化検出信号φａｔｄは、特に制限されな
いが、ＳＲＡＭに供給される外部アドレス信号の変化を
検出して種々の内部タイミング信号を形成する図示しな
いアドレス信号変化検出回路などによって形成される信
号であり、ＳＲＡＭのチップ選択状態におけるアドレス
信号のレベル変化に呼応して所定期間ハイレベルにされ
る。
いが、ＳＲＡＭに供給される外部アドレス信号の変化を
検出して種々の内部タイミング信号を形成する図示しな
いアドレス信号変化検出回路などによって形成される信
号であり、ＳＲＡＭのチップ選択状態におけるアドレス
信号のレベル変化に呼応して所定期間ハイレベルにされ
る。
上記ノアゲート回路Ｎ０ＲＩ及びナントゲート回路ＮＡ
ＮＤ３の出力端子には、夫々インバータ回路ＩＮＶ３及
びＩＮＶ４が結合され、夫々のインバータ回路ＩＮＶ３
及びＩＮＶ４は、夫々の入出力端子が交差結合されるこ
とによって、ラッチ回路ＬＡＴを構成する。尚、インバ
ータ回路ＩＮｖ３の出力端子は」二記ナントゲート回路
ＮＡＮＤ１の一方の入力端子に結合され、また、インバ
ータ回路ＩＮ’Ｖ４の出力端子は上記ナントゲート回路
ＮＡＮＤ２の一方の入力端子に結合される。
ＮＤ３の出力端子には、夫々インバータ回路ＩＮＶ３及
びＩＮＶ４が結合され、夫々のインバータ回路ＩＮＶ３
及びＩＮＶ４は、夫々の入出力端子が交差結合されるこ
とによって、ラッチ回路ＬＡＴを構成する。尚、インバ
ータ回路ＩＮｖ３の出力端子は」二記ナントゲート回路
ＮＡＮＤ１の一方の入力端子に結合され、また、インバ
ータ回路ＩＮ’Ｖ４の出力端子は上記ナントゲート回路
ＮＡＮＤ２の一方の入力端子に結合される。
次に、上記ラッチドライバ回路ＬＡＴＤの動作を第２図
に示されるタイムチャートをも参照しながら説明する。
に示されるタイムチャートをも参照しながら説明する。
メモリ・リード動作のためのアドレス信号がＳＲＡＭに
供給されると、それを検出する図示しないアドレス信号
変化検出回路は、そのアドレス信号検出タイミングに対
して所定のタイミングを持って、時刻ｔ。においてプリ
チャージ制御信号φｐをロウレベルに変化させると共に
、アドレス変化検出信号φａｔｄをハイレベルに変化さ
せる。
供給されると、それを検出する図示しないアドレス信号
変化検出回路は、そのアドレス信号検出タイミングに対
して所定のタイミングを持って、時刻ｔ。においてプリ
チャージ制御信号φｐをロウレベルに変化させると共に
、アドレス変化検出信号φａｔｄをハイレベルに変化さ
せる。
そうすると、リークＭＯ８ＦＥＴＱ３がオン状態にされ
て、一対のデータ出力線ＤＯＬ、ＤＯＬが中間レベルに
プリチャージされる一方において、ラッチドライバ回路
ＬＡＴＤは、そのときオフ状態を採るカットオフＭＯ８
ＦＥＴＱ４及びＱ５によって一対のデータ出力線ＤＯＬ
、ＤＯＬから電気的に分離される。そのとき、ハイレベ
ルのアドレス変化検出信号φａｔｄが供給される初期状
態回復出力手段ＩＯＭは、ノアゲート回路Ｎ０ＲＩ側の
出力レベルがロウレベルに強制され、ナントゲート回路
ＮＡＮＤ３側の出力レベルがハイレベルに強制されて、
初期出力状態を採る。それによってラッチ回路ＬＡＴは
、その出力状態をラッチする。ラッチ回路ＬＡＴにラッ
チされた出力状態は、データ出力バッファ回路ＤＯＢＵ
ＦＦのデータ出力端子Ｄｏｕｔにハイレベルの出力を得
るに足る信号状態である。
て、一対のデータ出力線ＤＯＬ、ＤＯＬが中間レベルに
プリチャージされる一方において、ラッチドライバ回路
ＬＡＴＤは、そのときオフ状態を採るカットオフＭＯ８
ＦＥＴＱ４及びＱ５によって一対のデータ出力線ＤＯＬ
、ＤＯＬから電気的に分離される。そのとき、ハイレベ
ルのアドレス変化検出信号φａｔｄが供給される初期状
態回復出力手段ＩＯＭは、ノアゲート回路Ｎ０ＲＩ側の
出力レベルがロウレベルに強制され、ナントゲート回路
ＮＡＮＤ３側の出力レベルがハイレベルに強制されて、
初期出力状態を採る。それによってラッチ回路ＬＡＴは
、その出力状態をラッチする。ラッチ回路ＬＡＴにラッ
チされた出力状態は、データ出力バッファ回路ＤＯＢＵ
ＦＦのデータ出力端子Ｄｏｕｔにハイレベルの出力を得
るに足る信号状態である。
そして、当該メモリ・リード動作によって出力データ線
ＤＯＬ、ＤＯＬがレベル強制開始される前の所定タイミ
ングである時刻ｔ□において、プリチャージ制御信号φ
Ｐがハイレベルに反転されて、リークＭＯ８ＦＥＴＱ３
がオフ状態に変化され、また、カットオフＭＯ８ＦＥＴ
Ｑ４及びＱ５がオン状態に変化される。次いで、データ
出力制御信号φｄｏｃがハイレベルにされるデータ出力
タイミングにほぼ同期するタイミングである時刻ｔ２に
おいて、アドレス変化検出信号φａｔｄがロウレベルに
変化される。このとき、ラッチ回路Ｌ Ａ Ｔには、デ
ータ出力バッファ回路ＤＯＢＵＦＦのデータ出力端子Ｄ
ｏｕｔにハイレベルの出力を得るに足るデータが予めラ
ッチされているので、当該データ出力端子Ｄｏｕｔには
、読み出しデータのレベルに関係なく瞬時にハイレベル
のデータが得られ、そのときの読み出しデータがロウレ
ベルである場合には、ラッチ回路ＬＡＴにロウレベルの
読み出しデータがラッチされてから、データ出力端子Ｄ
ｏｕｔがロウレベルとされる。
ＤＯＬ、ＤＯＬがレベル強制開始される前の所定タイミ
ングである時刻ｔ□において、プリチャージ制御信号φ
Ｐがハイレベルに反転されて、リークＭＯ８ＦＥＴＱ３
がオフ状態に変化され、また、カットオフＭＯ８ＦＥＴ
Ｑ４及びＱ５がオン状態に変化される。次いで、データ
出力制御信号φｄｏｃがハイレベルにされるデータ出力
タイミングにほぼ同期するタイミングである時刻ｔ２に
おいて、アドレス変化検出信号φａｔｄがロウレベルに
変化される。このとき、ラッチ回路Ｌ Ａ Ｔには、デ
ータ出力バッファ回路ＤＯＢＵＦＦのデータ出力端子Ｄ
ｏｕｔにハイレベルの出力を得るに足るデータが予めラ
ッチされているので、当該データ出力端子Ｄｏｕｔには
、読み出しデータのレベルに関係なく瞬時にハイレベル
のデータが得られ、そのときの読み出しデータがロウレ
ベルである場合には、ラッチ回路ＬＡＴにロウレベルの
読み出しデータがラッチされてから、データ出力端子Ｄ
ｏｕｔがロウレベルとされる。
したがって、データ出力端子Ｄｏｕｔに結合される信号
線路や回路素子が、データ出力バッファ回路ＤＯＢＵＦ
Ｆにとって、不所望な容量成分及び抵抗成分を構成して
、無視し得ない負荷となっても、データ出力バッファ回
路ＤＯＢＵＦＦは、何ら遅延を生ずることなくハイレベ
ルデータの出力を高速に確定することができる。ロウレ
ベルデータの出力確定は、ハイレベルデータの出力確定
に比較して遅延するが、その遅延時間は、ハイレベルの
データ出力端子ＤｏｕｔをＭＯ８ＦＥＴＱ２を介してロ
ウレベルに変化させる性質上僅かであって実質的に問題
にならない。
線路や回路素子が、データ出力バッファ回路ＤＯＢＵＦ
Ｆにとって、不所望な容量成分及び抵抗成分を構成して
、無視し得ない負荷となっても、データ出力バッファ回
路ＤＯＢＵＦＦは、何ら遅延を生ずることなくハイレベ
ルデータの出力を高速に確定することができる。ロウレ
ベルデータの出力確定は、ハイレベルデータの出力確定
に比較して遅延するが、その遅延時間は、ハイレベルの
データ出力端子ＤｏｕｔをＭＯ８ＦＥＴＱ２を介してロ
ウレベルに変化させる性質上僅かであって実質的に問題
にならない。
上記実施例によれば以下の作用効果を得るものである。
（１）メモリ・リードデータの出力開始前に、初期状態
回復出力手段ＩＯＭのリセット動作によって、ラッチ回
路ＬＡＴには、データ出力バッファ回路ＤＯＢＵＦＦの
データ出力端子Ｄｏｕｔにハイレベルの出力を得るに足
るデータが予めラッチされているので、メモリ・リード
データの出力開始時点において、当該データ出力端子Ｄ
ｏｕｔには、読み出しデータのレベルに関係なく瞬時に
ハイレベルのデータが得られるから、データ出力端子Ｄ
ｏｕｔに結合される信号線路や回路素子が、データ出力
バッファ回路ＤＯＢＵＦＦにとって、不所望な容量成分
及び抵抗成分を構成して、無視し得ない負荷になっても
、データ出力バッファ回路ＤＯＢＵＦＦは、何ら遅延を
生ずることなくハイレベルデータの出力を高速に確定す
ることができる。
回復出力手段ＩＯＭのリセット動作によって、ラッチ回
路ＬＡＴには、データ出力バッファ回路ＤＯＢＵＦＦの
データ出力端子Ｄｏｕｔにハイレベルの出力を得るに足
るデータが予めラッチされているので、メモリ・リード
データの出力開始時点において、当該データ出力端子Ｄ
ｏｕｔには、読み出しデータのレベルに関係なく瞬時に
ハイレベルのデータが得られるから、データ出力端子Ｄ
ｏｕｔに結合される信号線路や回路素子が、データ出力
バッファ回路ＤＯＢＵＦＦにとって、不所望な容量成分
及び抵抗成分を構成して、無視し得ない負荷になっても
、データ出力バッファ回路ＤＯＢＵＦＦは、何ら遅延を
生ずることなくハイレベルデータの出力を高速に確定す
ることができる。
（２）上記作用効果より、メモリ・リードデータの出力
開始時点において、当該データ出力端子Ｄｏｕｔには、
読み出しデータのレベルに関係なく瞬時にハイレベルの
データが得られ、そのときの読み出しデータがロウレベ
ルである場合には、ラッチ回路ＬＡＴにロウレベルの読
み出しデータがラッチされてから、データ出力端子Ｄｏ
ｕｔがロウレベルとされるから、ＳＲＡＭの回路構成を
。
開始時点において、当該データ出力端子Ｄｏｕｔには、
読み出しデータのレベルに関係なく瞬時にハイレベルの
データが得られ、そのときの読み出しデータがロウレベ
ルである場合には、ラッチ回路ＬＡＴにロウレベルの読
み出しデータがラッチされてから、データ出力端子Ｄｏ
ｕｔがロウレベルとされるから、ＳＲＡＭの回路構成を
。
ロウレベルデータのリード・アクセス向上につながるよ
うに考慮すればよく、それによって、各構成回路の簡素
化を図ることができる。
うに考慮すればよく、それによって、各構成回路の簡素
化を図ることができる。
以上本発明者によってなされた発明を実施例に基づいて
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲において種々
変更することができる。
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲において種々
変更することができる。
例えば、上記実施例では初期状態回復出力手段ＩＯＭの
リセット信号としてアドレス変化検出信号φａ ｔ、
ｄを用いたが、それに限定されるものではなく、その他
種々の制御信号に変更することができる。また、上記実
施例では、プリチャージ期間中に初期状態回復出力手段
ＩＯＭの入力信号が中間レベルになってそのリセット動
作が不安定にならないようにすることを考慮して、カッ
トオフＭＯ８ＦＥＴＱ４及びＱ５を設けたが、そのよう
なカットオフ素子は必ずしも設けなくてもよと１゜また
、上記実施例では、ラッチドライバ回路ＬＡＴＤにリセ
ットされるデータを、出力バッファ回路ＤＯＢＵＦＦに
おけるハイレベルデータ出力のためのデータとしたが、
ロウレベルデータの早期確定を必要とする出力バッファ
回路のような信号出力回路に上記ラッチドライバ回路Ｌ
Ａ Ｔ Ｄを適用する場合には、ノアゲート回路Ｎ０
Ｒ１とナントゲート回路ＮＡＮＤ３の接続位置を相互に
交換すればよい。更に、初期状態回復出力手段ＩＯＭの
具体的な回路構成は、上記実施例のノアゲート回路とナ
ントゲート回路との組合せに限定されず、種々変更可能
である。
リセット信号としてアドレス変化検出信号φａ ｔ、
ｄを用いたが、それに限定されるものではなく、その他
種々の制御信号に変更することができる。また、上記実
施例では、プリチャージ期間中に初期状態回復出力手段
ＩＯＭの入力信号が中間レベルになってそのリセット動
作が不安定にならないようにすることを考慮して、カッ
トオフＭＯ８ＦＥＴＱ４及びＱ５を設けたが、そのよう
なカットオフ素子は必ずしも設けなくてもよと１゜また
、上記実施例では、ラッチドライバ回路ＬＡＴＤにリセ
ットされるデータを、出力バッファ回路ＤＯＢＵＦＦに
おけるハイレベルデータ出力のためのデータとしたが、
ロウレベルデータの早期確定を必要とする出力バッファ
回路のような信号出力回路に上記ラッチドライバ回路Ｌ
Ａ Ｔ Ｄを適用する場合には、ノアゲート回路Ｎ０
Ｒ１とナントゲート回路ＮＡＮＤ３の接続位置を相互に
交換すればよい。更に、初期状態回復出力手段ＩＯＭの
具体的な回路構成は、上記実施例のノアゲート回路とナ
ントゲート回路との組合せに限定されず、種々変更可能
である。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるＳＲＡＭにおけるデ
ータ出力バッファ回路に適用した場合について説明した
が、本発明はそれに限定されるものではなく、その他の
半導体記憶装置や出六回路など種々の半導体集積回路に
適用することができる。本発明は、少なくとも信号出力
回路における出力レベルの早期確定を必要とする条件の
ものに適用することができる。
をその背景となった利用分野であるＳＲＡＭにおけるデ
ータ出力バッファ回路に適用した場合について説明した
が、本発明はそれに限定されるものではなく、その他の
半導体記憶装置や出六回路など種々の半導体集積回路に
適用することができる。本発明は、少なくとも信号出力
回路における出力レベルの早期確定を必要とする条件の
ものに適用することができる。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記の通りである。
て得られる効果を簡単に説明すれば下記の通りである。
すなわち、リセット信号の第１レベルによって、入力信
号レベルに呼応したレベルの出力状態を採ると共に、リ
セット信号の第２レベルによって、入力信号レベルに拘
らずに出力信号レベルを所定レベルに強制して初期出力
状態を採る初期状態回復出力手段と、初期状態回復出力
手段の出力信号をラッチするラッチ手段とを備え、その
ラッチ手段の出力端子を出カバソファ回路の入力端子に
結合して構成したから、出カバソファ回路によるデータ
の非出力タイミングに呼応して初期状態回復出力手段の
出力を、その出力バッファ回路にとって出力レベルの早
期確定を必要とする出力信号レベルを与えることができ
るレベルに初期設定しておき、その初期状態回復出力手
段の出力信号をラッチ手段にラッチさせておくことによ
り、初期状態回復出力手段がその入力信号レベルに呼応
したレベルの出力状態を採り得るように制御されるとき
、出力バッファ回路の出力タイミングに呼応して得られ
る出力信号レベルは、先ず出力レベルの早期確定を必要
とするレベルにされ、それによって、出力バッファ回路
における所望の出力信号レベルを高速に確定させること
ができる。
号レベルに呼応したレベルの出力状態を採ると共に、リ
セット信号の第２レベルによって、入力信号レベルに拘
らずに出力信号レベルを所定レベルに強制して初期出力
状態を採る初期状態回復出力手段と、初期状態回復出力
手段の出力信号をラッチするラッチ手段とを備え、その
ラッチ手段の出力端子を出カバソファ回路の入力端子に
結合して構成したから、出カバソファ回路によるデータ
の非出力タイミングに呼応して初期状態回復出力手段の
出力を、その出力バッファ回路にとって出力レベルの早
期確定を必要とする出力信号レベルを与えることができ
るレベルに初期設定しておき、その初期状態回復出力手
段の出力信号をラッチ手段にラッチさせておくことによ
り、初期状態回復出力手段がその入力信号レベルに呼応
したレベルの出力状態を採り得るように制御されるとき
、出力バッファ回路の出力タイミングに呼応して得られ
る出力信号レベルは、先ず出力レベルの早期確定を必要
とするレベルにされ、それによって、出力バッファ回路
における所望の出力信号レベルを高速に確定させること
ができる。
第１図は本発明に斯るラッチドライバ回路の一実施例を
示す回路図、 第２図はラッチドライバ回路の動作説明のためのタイム
チャートである。 ＬＡＴＤ・・・ラッチドライバ回路、ＤＯＢＵＦＦ・・
・データ出力バッファ回路、工○Ｍ・・・初期状態回復
出力手段、ＬＡＴ・・・ラッチ回路、Ｄ ｏ ｕ ｔ・
・・データ出力端子、Ｑ４及びＱ５・・・カットオフＭ
Ｏ８ＦＥＴ、φａｔｄ・・・アドレス変化検出信号、φ
ｄｏｃ・・・データ出力制御信号。
示す回路図、 第２図はラッチドライバ回路の動作説明のためのタイム
チャートである。 ＬＡＴＤ・・・ラッチドライバ回路、ＤＯＢＵＦＦ・・
・データ出力バッファ回路、工○Ｍ・・・初期状態回復
出力手段、ＬＡＴ・・・ラッチ回路、Ｄ ｏ ｕ ｔ・
・・データ出力端子、Ｑ４及びＱ５・・・カットオフＭ
Ｏ８ＦＥＴ、φａｔｄ・・・アドレス変化検出信号、φ
ｄｏｃ・・・データ出力制御信号。
Claims (1)
- 【特許請求の範囲】 １、リセット信号の第１レベルによって、入力信号レベ
ルに呼応したレベルの出力状態を採ると共に、リセット
信号の第２レベルによって、入力信号レベルに拘らずに
出力信号レベルを所定レベルに強制して初期出力状態を
採る初期状態回復出力手段と、初期状態回復出力手段の
出力信号をラッチするラッチ手段とを備えることを特徴
とするラッチドライバ回路。 ２、上記初期状態回復出力手段は、半導体記憶装置のメ
モリセルから読み出されてセンスアンプで増幅されたデ
ータが供給され、また、ラッチ手段は、当該半導体記憶
装置のデータ出力バッファ回路の入力端子に結合される
ものであることを特徴とする特許請求の範囲第１項記載
のラッチドライバ回路。 ３、上記初期状態回復出力手段は、出力バッファ回路の
出力レベルをハイレベルに制御し得る初期出力状態を採
るものであることを特徴とする特許請求の範囲第２項に
記載のラッチドライバ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62040322A JPS63209212A (ja) | 1987-02-25 | 1987-02-25 | ラツチドライバ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62040322A JPS63209212A (ja) | 1987-02-25 | 1987-02-25 | ラツチドライバ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63209212A true JPS63209212A (ja) | 1988-08-30 |
Family
ID=12577371
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62040322A Pending JPS63209212A (ja) | 1987-02-25 | 1987-02-25 | ラツチドライバ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63209212A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03283194A (ja) * | 1990-03-30 | 1991-12-13 | Toshiba Corp | 半導体記憶装置 |
| US5239206A (en) * | 1990-03-06 | 1993-08-24 | Advanced Micro Devices, Inc. | Synchronous circuit with clock skew compensating function and circuits utilizing same |
| US5406147A (en) * | 1993-06-18 | 1995-04-11 | Digital Equipment Corporation | Propagation speedup by use of complementary resolver outputs in a system bus receiver |
-
1987
- 1987-02-25 JP JP62040322A patent/JPS63209212A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5239206A (en) * | 1990-03-06 | 1993-08-24 | Advanced Micro Devices, Inc. | Synchronous circuit with clock skew compensating function and circuits utilizing same |
| JPH03283194A (ja) * | 1990-03-30 | 1991-12-13 | Toshiba Corp | 半導体記憶装置 |
| US5406147A (en) * | 1993-06-18 | 1995-04-11 | Digital Equipment Corporation | Propagation speedup by use of complementary resolver outputs in a system bus receiver |
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