JPH0392016A - パリティ回路 - Google Patents
パリティ回路Info
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- JPH0392016A JPH0392016A JP22840489A JP22840489A JPH0392016A JP H0392016 A JPH0392016 A JP H0392016A JP 22840489 A JP22840489 A JP 22840489A JP 22840489 A JP22840489 A JP 22840489A JP H0392016 A JPH0392016 A JP H0392016A
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- Japan
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- signal
- terminal
- input
- binary
- circuit
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- Pending
Links
- 238000005070 sampling Methods 0.000 abstract description 9
- 230000007257 malfunction Effects 0.000 abstract description 3
- 230000001360 synchronised effect Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000000630 rising effect Effects 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000004891 communication Methods 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000007613 environmental effect Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Error Detection And Correction (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はパリティ回路に係わり、特にシリアル信号のバ
リティチェックを行うパリティ回路に関する。
リティチェックを行うパリティ回路に関する。
一峡に、データ通信を行う場合の誤り検出方法としてパ
リティ検査法が広く行われている。これは、送出する一
群のデータピットに含まれる１“または“０”の数が偶
数または奇数になるように予めバリティビットを付加し
ておき、受信側ではその数をカウントして誤りの有無を
検出するものである。このため、受信側では、“ｌ“ま
たは“０′の数をカウントしてこれが偶数または奇数で
あることを判定する手段が必要となる。
リティ検査法が広く行われている。これは、送出する一
群のデータピットに含まれる１“または“０”の数が偶
数または奇数になるように予めバリティビットを付加し
ておき、受信側ではその数をカウントして誤りの有無を
検出するものである。このため、受信側では、“ｌ“ま
たは“０′の数をカウントしてこれが偶数または奇数で
あることを判定する手段が必要となる。
従来、これを実現するための手段としては、次のような
パリティ回路が用いられていた。
パリティ回路が用いられていた。
第３ｒｇＪは、この従来のバリティ回路を表わしたもの
である。
である。
この回路には、人力端子Ｄ１クロツク端子ＣＬＫおよび
出力端子Ｑをもつサンプリング回路１１が備えられてい
る。この出力端子Ｑはパイナリカウンタ１２のクロック
端子ＣＬＫに接続され、さらにこのパイナリカウンタｌ
２の出力端子ＱＡはＤタイププリッププロップｌ３の入
力端子Ｄに接続されている。このＤタイプフリップフロ
ップｌ３のクロック端子ＣＬＫには、バリティの判定位
置、すなわち偶数または奇数の判定を行う時点を指定す
る判定位置パルス信号２１が入力されるようになってい
る。
出力端子Ｑをもつサンプリング回路１１が備えられてい
る。この出力端子Ｑはパイナリカウンタ１２のクロック
端子ＣＬＫに接続され、さらにこのパイナリカウンタｌ
２の出力端子ＱＡはＤタイププリッププロップｌ３の入
力端子Ｄに接続されている。このＤタイプフリップフロ
ップｌ３のクロック端子ＣＬＫには、バリティの判定位
置、すなわち偶数または奇数の判定を行う時点を指定す
る判定位置パルス信号２１が入力されるようになってい
る。
第４図は、この従来のパリティ回路に次の（１）式のよ
うな信号が入力されたときの動作を表わしたものである
。ただし、ここでは説明を簡単にするため、人力信号１
５とタイミングクロック信号１７の位相関係が予め適正
に調整されているものとする。
うな信号が入力されたときの動作を表わしたものである
。ただし、ここでは説明を簡単にするため、人力信号１
５とタイミングクロック信号１７の位相関係が予め適正
に調整されているものとする。
“１０１１０１０・・・ ・・・・・・（１〉第４図と
ともに、以上のような構戊の従来のパリティ回路の動作
を説明する。
ともに、以上のような構戊の従来のパリティ回路の動作
を説明する。
人力信号１５ （第４図ａ〉は、人力端子１４からサン
プリング回路ｌ１の入力端子Ｄに入力される。これは、
クロック入力端子ｌ６からクロック端子ＣＬＫに与えら
れているタイミングクロック信号１７ （同図ｂ）の立
ち上がりのタイミングでサンプリングされ、出力端子Ｄ
からサンプリング信号１８ （同図Ｃ）として出力され
る。このサンプリング信号１８がパイナリカウンタ１２
のクロック端子ＣＬＫに入力されると、出力端子ＱＡよ
りバイナリカウント信号１９（同図ｄ）が出力され、Ｄ
タイプフリフブフロップ１３の入力端子Ｄに供給される
。そして、このＤタイプフリツプフロップ１３のクロフ
ク端子ＣＬＫに、第４図ｅに示すようなタイミングの判
定位置パルス信号２ｌが入力されると、判定信号２２
（同図ｆ）が出力端子Ｑより外部出力端子２３を経て出
力される。
プリング回路ｌ１の入力端子Ｄに入力される。これは、
クロック入力端子ｌ６からクロック端子ＣＬＫに与えら
れているタイミングクロック信号１７ （同図ｂ）の立
ち上がりのタイミングでサンプリングされ、出力端子Ｄ
からサンプリング信号１８ （同図Ｃ）として出力され
る。このサンプリング信号１８がパイナリカウンタ１２
のクロック端子ＣＬＫに入力されると、出力端子ＱＡよ
りバイナリカウント信号１９（同図ｄ）が出力され、Ｄ
タイプフリフブフロップ１３の入力端子Ｄに供給される
。そして、このＤタイプフリツプフロップ１３のクロフ
ク端子ＣＬＫに、第４図ｅに示すようなタイミングの判
定位置パルス信号２ｌが入力されると、判定信号２２
（同図ｆ）が出力端子Ｑより外部出力端子２３を経て出
力される。
この判定信号２２が論理“１”のときビット“１”の個
数が奇数、論理“０”のときビット１”の個数が偶数と
予め定めておけば、この例では判定信号が論理“１”で
あることから、ビット“１”の個数は奇数であるとの判
定が行われる。
数が奇数、論理“０”のときビット１”の個数が偶数と
予め定めておけば、この例では判定信号が論理“１”で
あることから、ビット“１”の個数は奇数であるとの判
定が行われる。
このような従来のパリティ回路では、上述したように、
入力信号１５とタイミングクロック信号１６を予め適正
な位相関係となるように調整した上でサンプリングする
必要がある。これは、単に論理ゲートでサンプリングを
行うと入力信号ｌ５の変化点とタイミングクロック信号
１７の変化点でノイズが発生し、後段のパイナリカウン
タ１２が誤動作し、正常なバリティ判定を行うことがで
きなくなるからである。そこで、これを防止する対策と
して、入力信号ｌ５とタイミングクロック信号１７の位
相関係、遅延量を定量的に把握するために、入力条件、
動作素子規格、および温度・環境変化などを考慮したサ
ンプリング回路を用いてバリティ回路を構戊する必要が
ある。このため、従来のバリティ回路では回路規模が大
きくなるとともに、設計・製作に要する時間も増大する
という欠点があった。
入力信号１５とタイミングクロック信号１６を予め適正
な位相関係となるように調整した上でサンプリングする
必要がある。これは、単に論理ゲートでサンプリングを
行うと入力信号ｌ５の変化点とタイミングクロック信号
１７の変化点でノイズが発生し、後段のパイナリカウン
タ１２が誤動作し、正常なバリティ判定を行うことがで
きなくなるからである。そこで、これを防止する対策と
して、入力信号ｌ５とタイミングクロック信号１７の位
相関係、遅延量を定量的に把握するために、入力条件、
動作素子規格、および温度・環境変化などを考慮したサ
ンプリング回路を用いてバリティ回路を構戊する必要が
ある。このため、従来のバリティ回路では回路規模が大
きくなるとともに、設計・製作に要する時間も増大する
という欠点があった。
そこで本発明の目的は、簡単な回路構戊で安定したパリ
ティ検査を行うことができるパリティ回路を提供するこ
とにある。
ティ検査を行うことができるパリティ回路を提供するこ
とにある。
本発明では、（ｉ）入力された二値信号が既定の論理値
となっているときにのみ、これを所定の周期のクロック
信号に同期して二値カウントする二億カウント手段と、
（ ｉｉ ＞この二値カウント手段から出力されるカウ
ント値を基に、ある時点までに入力された既定の論理値
をもつビットの個数の偶数・奇数に対応した信号を出力
する対応信号出力手段とをバリティ回路に具備させる。
となっているときにのみ、これを所定の周期のクロック
信号に同期して二値カウントする二億カウント手段と、
（ ｉｉ ＞この二値カウント手段から出力されるカウ
ント値を基に、ある時点までに入力された既定の論理値
をもつビットの個数の偶数・奇数に対応した信号を出力
する対応信号出力手段とをバリティ回路に具備させる。
そして、本発明では、この対応信号出力手段より出力さ
れる偶数・奇数に対応した信号の論理値により、その時
点までの既定論理値のビットの個数が偶数か奇数かを判
定することとする。
れる偶数・奇数に対応した信号の論理値により、その時
点までの既定論理値のビットの個数が偶数か奇数かを判
定することとする。
以下、実施例につき本発明を詳細に説明する。
第１図は本発明の一実施例におけるバリティ回路を表わ
したものである。
したものである。
この回路には、カウントイネーブル端子ＥＮＬ，クロッ
ク端子ＣＬＫ，および出力端子ＱＡをもつ同期形パイナ
リカウンタ３１が備えられ、この出力端子ＱＡはＤタイ
プフリップフロップ３２の人力端子Ｄに接続されている
。カウントイネーブル端子ＥＮＬには入力端子３３から
人力信号３４が人力され、また、クロック端子ＣＬＫに
はクロック入力端子３５から所定の周期のタイミングク
ロック信号３６が入力されるようになっている。
ク端子ＣＬＫ，および出力端子ＱＡをもつ同期形パイナ
リカウンタ３１が備えられ、この出力端子ＱＡはＤタイ
プフリップフロップ３２の人力端子Ｄに接続されている
。カウントイネーブル端子ＥＮＬには入力端子３３から
人力信号３４が人力され、また、クロック端子ＣＬＫに
はクロック入力端子３５から所定の周期のタイミングク
ロック信号３６が入力されるようになっている。
Ｄタイプフリップフロップ３２には、入力端子Ｄの他に
クロック端子ＣＬＫ，および２つの出力端子ＱＳ（：ｉ
が備えられ、このうちクロック端子ＣＬＫは判定位置パ
ルス入力端子３８に、出力端子Ｑは外部出力端子３７に
接続されている。
クロック端子ＣＬＫ，および２つの出力端子ＱＳ（：ｉ
が備えられ、このうちクロック端子ＣＬＫは判定位置パ
ルス入力端子３８に、出力端子Ｑは外部出力端子３７に
接続されている。
第２図とともに、以上のような構戊のパリティ回路の動
作を説明する。
作を説明する。
一例として、次に再掲する（１）式のような人力信号３
４について説明する。
４について説明する。
“１０１１０１０・・・”・・・・・・（１）この同期
形パイナリカウンタ３１は、カウントイネーブル端子Ｅ
ＮＬに人力される入力信号３４（第２図ａ）が論理“１
”の状態のときにのみ、タイミングクロック信号３６
（同図ｂ）の立ち上がりのタイミングでバイナリカウン
トを行うようになっている。そして、入力信号３４が論
理“Ｏ゜のときはディスエープル状態となり、バイナリ
カウントされない。従って、この同期形パイナリカウン
タ３１の出力端子ＱＡからは、第２図Ｃに示すようなバ
イナリカウント信号４ｌが出力され、Ｄタイププリップ
フロップ３２の人力端子Ｄに入力される。ここでは、判
定位置までのビット数を５ビットとすると、クロック端
子ＣＬＫには第２図ｄに示すような判定位置バルス３９
を入力すればよい。そして、この判定位置バルス３９の
立ち上がりのエッジ４５によりバイナリカウント信号４
ｌの論理“ｌ”が捉えられ、出力端子Ｑから判定信号４
２ （同図ｅ）として出力される。
形パイナリカウンタ３１は、カウントイネーブル端子Ｅ
ＮＬに人力される入力信号３４（第２図ａ）が論理“１
”の状態のときにのみ、タイミングクロック信号３６
（同図ｂ）の立ち上がりのタイミングでバイナリカウン
トを行うようになっている。そして、入力信号３４が論
理“Ｏ゜のときはディスエープル状態となり、バイナリ
カウントされない。従って、この同期形パイナリカウン
タ３１の出力端子ＱＡからは、第２図Ｃに示すようなバ
イナリカウント信号４ｌが出力され、Ｄタイププリップ
フロップ３２の人力端子Ｄに入力される。ここでは、判
定位置までのビット数を５ビットとすると、クロック端
子ＣＬＫには第２図ｄに示すような判定位置バルス３９
を入力すればよい。そして、この判定位置バルス３９の
立ち上がりのエッジ４５によりバイナリカウント信号４
ｌの論理“ｌ”が捉えられ、出力端子Ｑから判定信号４
２ （同図ｅ）として出力される。
この判定信号４２が論理“１”のときビット“１”の個
数が奇数、論理“０”のときビット“１”の個数が偶数
と予め定めておけば、この場合判定信号は論理“１”で
あることから、ビット“１″の個数は奇数であると判定
することができる。
数が奇数、論理“０”のときビット“１”の個数が偶数
と予め定めておけば、この場合判定信号は論理“１”で
あることから、ビット“１″の個数は奇数であると判定
することができる。
この判定位置パルス３９の立ち上がり位置を入力信号３
４の第１ビットから第７ビットまで変化させてみると、
その判定位置までに含まれるビット“１”の個数の偶数
・奇数に応じて判定信号４２が“Ｏ”または“ｌ”とな
ることがわかる。
４の第１ビットから第７ビットまで変化させてみると、
その判定位置までに含まれるビット“１”の個数の偶数
・奇数に応じて判定信号４２が“Ｏ”または“ｌ”とな
ることがわかる。
なお、判定結果の論理はＤタイプフリップフロップ３２
の他方の出力端子ｄからの出力信号を判定することによ
り反転することができる。また、人力信号３４のビット
“０”の個数に対して偶数・奇数の判定を行う場合には
、この入力信号３４をインバータなとで反転してから同
期形パイナリカウンタ３１に入力すればよい。
の他方の出力端子ｄからの出力信号を判定することによ
り反転することができる。また、人力信号３４のビット
“０”の個数に対して偶数・奇数の判定を行う場合には
、この入力信号３４をインバータなとで反転してから同
期形パイナリカウンタ３１に入力すればよい。
以上説明したように本発明によれば、従来用いられてい
たサンプリング回路を削除することにより回路構或を簡
略化することができるため、製作に要する時間・コスト
を低減することができるという効果がある。また、本発
明では人力信号が既定論理値であるときにのみクロック
信号に同期して二値カウントすることとしているため、
誤動作が少なく信頼性が高いという効果もある。
たサンプリング回路を削除することにより回路構或を簡
略化することができるため、製作に要する時間・コスト
を低減することができるという効果がある。また、本発
明では人力信号が既定論理値であるときにのみクロック
信号に同期して二値カウントすることとしているため、
誤動作が少なく信頼性が高いという効果もある。
第１図および第２図は本発明の一実施例を説明するため
のもので、このうち第１図はバリティ回路を示すブロッ
ク図、第２図は第１図のパリティ回路の動作を説明する
ためのタイミング図、第３図は従来のバリティ回路を示
すブロック図、第４図は第３図の従来のバリティ回路の
動作を説明するためのタイミング図である。 ３ｌ・・・・・・同期形パイナリカウンタ、３２・・・
・・・Ｄタイプフリップフロップ、３３・・・・・・入
力端子、３４・・・・・・人力信号、３５・・・・・・
クロツク人力端子、 ３６・・・・・・タイミングクロック信号、３７・・・
・・・外部出力端子、 ３８・・・・・・判定位置パルス入力端子、３９・・・
・・・判定位置パルス信号、４１・・・・・・バイナリ
カウント信号、４２・・・・・・判定信号。
のもので、このうち第１図はバリティ回路を示すブロッ
ク図、第２図は第１図のパリティ回路の動作を説明する
ためのタイミング図、第３図は従来のバリティ回路を示
すブロック図、第４図は第３図の従来のバリティ回路の
動作を説明するためのタイミング図である。 ３ｌ・・・・・・同期形パイナリカウンタ、３２・・・
・・・Ｄタイプフリップフロップ、３３・・・・・・入
力端子、３４・・・・・・人力信号、３５・・・・・・
クロツク人力端子、 ３６・・・・・・タイミングクロック信号、３７・・・
・・・外部出力端子、 ３８・・・・・・判定位置パルス入力端子、３９・・・
・・・判定位置パルス信号、４１・・・・・・バイナリ
カウント信号、４２・・・・・・判定信号。
Claims (1)
- 【特許請求の範囲】 入力された二値信号が既定の論理値となっているときに
のみ、これを所定の周期のクロック信号に同期して二値
カウントする二値カウント手段と、この二値カウント手
段から出力されるカウント値を基に、ある時点までに入
力された前記既定の論理値をもつビットの個数の偶数・
奇数に対応した信号を出力する対応信号出力手段 とを具備することを特徴とするパリテイ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22840489A JPH0392016A (ja) | 1989-09-05 | 1989-09-05 | パリティ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22840489A JPH0392016A (ja) | 1989-09-05 | 1989-09-05 | パリティ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0392016A true JPH0392016A (ja) | 1991-04-17 |
Family
ID=16875937
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22840489A Pending JPH0392016A (ja) | 1989-09-05 | 1989-09-05 | パリティ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0392016A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008160020A (ja) * | 2006-12-26 | 2008-07-10 | Toyota Motor Corp | リアクトルコアおよびリアクトル |
| US7679483B2 (en) | 2008-02-18 | 2010-03-16 | Toyota Jidosha Kabushiki Kaisha | Core for reactor |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6320932A (ja) * | 1986-07-15 | 1988-01-28 | Fujitsu Ltd | パリテイカウンタ |
| JPS63229922A (ja) * | 1987-03-19 | 1988-09-26 | Nec Corp | パリテイ検出器 |
| JPH02164134A (ja) * | 1988-12-19 | 1990-06-25 | Fujitsu Ltd | パリティカウント回路 |
| JPH02260044A (ja) * | 1989-03-31 | 1990-10-22 | Anritsu Corp | パリティ演算回路 |
-
1989
- 1989-09-05 JP JP22840489A patent/JPH0392016A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6320932A (ja) * | 1986-07-15 | 1988-01-28 | Fujitsu Ltd | パリテイカウンタ |
| JPS63229922A (ja) * | 1987-03-19 | 1988-09-26 | Nec Corp | パリテイ検出器 |
| JPH02164134A (ja) * | 1988-12-19 | 1990-06-25 | Fujitsu Ltd | パリティカウント回路 |
| JPH02260044A (ja) * | 1989-03-31 | 1990-10-22 | Anritsu Corp | パリティ演算回路 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008160020A (ja) * | 2006-12-26 | 2008-07-10 | Toyota Motor Corp | リアクトルコアおよびリアクトル |
| US7679483B2 (en) | 2008-02-18 | 2010-03-16 | Toyota Jidosha Kabushiki Kaisha | Core for reactor |
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