JPS63213193A - メモリ回路 - Google Patents
メモリ回路Info
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- JPS63213193A JPS63213193A JP62045730A JP4573087A JPS63213193A JP S63213193 A JPS63213193 A JP S63213193A JP 62045730 A JP62045730 A JP 62045730A JP 4573087 A JP4573087 A JP 4573087A JP S63213193 A JPS63213193 A JP S63213193A
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- 238000001514 detection method Methods 0.000 claims abstract description 16
- 230000005540 biological transmission Effects 0.000 claims description 5
- 230000006870 function Effects 0.000 claims description 3
- 230000004044 response Effects 0.000 claims description 3
- 230000003111 delayed effect Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 11
- 238000000034 method Methods 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 2
- 238000007599 discharging Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 2
- 230000004913 activation Effects 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
- G11C2207/06—Sense amplifier related aspects
- G11C2207/061—Sense amplifier enabled by a address transition detection related control signal
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Static Random-Access Memory (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はメモリ回路、特に、パルスワード方式を採用し
たメモリ回路に関する。
たメモリ回路に関する。
市場からのメモリ回路に対する高集積化と低消費電力化
の要求に対して、さまざまな工夫が提案されている。そ
の提案の１つとして、メモリセルのデータがセンスアン
プにより増幅されて出力された後は、ワード線の選択状
態及びセンスアンプの活性状態を解除し、かつ、その後
は内部のラッチ回路で読み出しデータを保持する機能を
備えた回路方式、いわゆるパルスワード方式がある。
の要求に対して、さまざまな工夫が提案されている。そ
の提案の１つとして、メモリセルのデータがセンスアン
プにより増幅されて出力された後は、ワード線の選択状
態及びセンスアンプの活性状態を解除し、かつ、その後
は内部のラッチ回路で読み出しデータを保持する機能を
備えた回路方式、いわゆるパルスワード方式がある。
このパルスワード方式は、不必要なディジット線、デー
タバス線の充放電電流及びセンスアンプのＤＣ電流を抑
えることができ、低消費電力化の効果が大きく、近年の
メモリ回路の主流になってきている。
タバス線の充放電電流及びセンスアンプのＤＣ電流を抑
えることができ、低消費電力化の効果が大きく、近年の
メモリ回路の主流になってきている。
このパルスワード方式を実現する為には、アドレス変化
を検知して内部ワンショット信号を生成するアドレス変
化検知回路をメモリ回路内に備えることが不可欠な条件
になる。以下、代表的なアドレス変化検知回路を第４図
を参照して説明する。
を検知して内部ワンショット信号を生成するアドレス変
化検知回路をメモリ回路内に備えることが不可欠な条件
になる。以下、代表的なアドレス変化検知回路を第４図
を参照して説明する。
第４図に於いて、八〇はアドレス信号、Ａｉ、ＡＨは内
部アドレス信号、Ａ４１〜Ａ４ｏはインバータ回路、Ｂ
４１はナンド回路、Ｄ４、〜Ｄ４３はノア回路。
部アドレス信号、Ａ４１〜Ａ４ｏはインバータ回路、Ｂ
４１はナンド回路、Ｄ４、〜Ｄ４３はノア回路。
Ｃ４１，Ｃ４□は容量、ＡＤＴはアドレス変化検知回路
φｉはアドレス変化検知回路出力である。
φｉはアドレス変化検知回路出力である。
第４図［ａｌはアドレスバッファ回路であシ、アト／
−−フ レス信号Ａｉに応じて内部アドレス信号ＡＨ、Ａｉを出
力する。内部アドレス信号Ａｉ を人ｉ はワード線の
デコーダ回路もしくはディジット線のデコーダ回路に入
力され、アドレス情報に応じた所望のセルを選択する。
−−フ レス信号Ａｉに応じて内部アドレス信号ＡＨ、Ａｉを出
力する。内部アドレス信号Ａｉ を人ｉ はワード線の
デコーダ回路もしくはディジット線のデコーダ回路に入
力され、アドレス情報に応じた所望のセルを選択する。
一方、アドレス変化検知回路ＡＴＤは、アドレス（ｌ
Ａ、 カ″Ｌ＃レベルから”Ｈ’レベルマタは′Ｈ”レ
ベルから″′Ｌ″レベルに変化すると、インバータ回路
Ａ４７ 、 Ａ４Ｂ及び容量０４１で規定されるパルス
幅で、上向きのアドレス変化検知回路出力φｉを出力す
る。
Ａ、 カ″Ｌ＃レベルから”Ｈ’レベルマタは′Ｈ”レ
ベルから″′Ｌ″レベルに変化すると、インバータ回路
Ａ４７ 、 Ａ４Ｂ及び容量０４１で規定されるパルス
幅で、上向きのアドレス変化検知回路出力φｉを出力す
る。
このアドレス変化検知回路出力φｉは、第４図（ｂＪに
示したノア回路Ｄ４３の入力に各々接続され、下向きの
第１の内部ワンショット信号（以下Ｏ８１信号と記す）
が生成される。またＣ８１信号のパルス幅を拡大する為
に、第４図ＩＣ）に示した回路により上向きの第２の内
部ワンショット信号（以下０８２信号と呼ぶ）を生成す
る。
示したノア回路Ｄ４３の入力に各々接続され、下向きの
第１の内部ワンショット信号（以下Ｏ８１信号と記す）
が生成される。またＣ８１信号のパルス幅を拡大する為
に、第４図ＩＣ）に示した回路により上向きの第２の内
部ワンショット信号（以下０８２信号と呼ぶ）を生成す
る。
尚、インバータ回路Ａ４Ａは、出力が″′Ｈ″レベルか
ら′Ｌ”レベルに変化する時は電流能力を大きく設定す
る一方で、出力が″′Ｌ＃レベルから’Ｈ”レベルに変
化する場合は電流能力が小さくなるよう設定されるもの
とする。即ち、Ｃ８１信号が立ち上る時、インバータ回
路Ａ４Ａに接続された容量０４２で定まる遅延時間でＣ
８２信号の立下シ時刻が定まる。
ら′Ｌ”レベルに変化する時は電流能力を大きく設定す
る一方で、出力が″′Ｌ＃レベルから’Ｈ”レベルに変
化する場合は電流能力が小さくなるよう設定されるもの
とする。即ち、Ｃ８１信号が立ち上る時、インバータ回
路Ａ４Ａに接続された容量０４２で定まる遅延時間でＣ
８２信号の立下シ時刻が定まる。
従来のメモリ回路においては、Ｃ８１信号は読み出し動
作前のディジット線、データバス線のプリチャージ及ば
イコライズの制御信号として使われる。即ち、よシ高速
化の為に、パルス幅の狭いワンショット信号が求められ
る。一方、Ｃ８２信号は、ワード線の選択期間、センス
アンプの活性期間を定める為に使われる。従って、読み
出しデータがラッチ回路に伝達される期間以上の幅広な
パルス信号になる。
作前のディジット線、データバス線のプリチャージ及ば
イコライズの制御信号として使われる。即ち、よシ高速
化の為に、パルス幅の狭いワンショット信号が求められ
る。一方、Ｃ８２信号は、ワード線の選択期間、センス
アンプの活性期間を定める為に使われる。従って、読み
出しデータがラッチ回路に伝達される期間以上の幅広な
パルス信号になる。
以下、パルスワード方式を採用した場合の代表的なセン
スアンプ及び読み出しデータを保持するラッチ回路の動
作について、第５図の部分回路図、第６図（ａ）の内部
波形図を参照して説明する。
スアンプ及び読み出しデータを保持するラッチ回路の動
作について、第５図の部分回路図、第６図（ａ）の内部
波形図を参照して説明する。
第５図に於いて、ＤＢ、ＤＢはデータバス線、ＲＢはセ
ンスアンプ出力、ＬＢはラッチ回路出力、ＤＢＰＲはデ
ータバス線ＤＢ、ＤＢのプリチャージ回路、ＳＡはセン
スアンプ、ＬＡはラッチ回路Ｑ５２〜５８はＰチャネル
ＭＯＳトランジスタ％Ｑ５□。
ンスアンプ出力、ＬＢはラッチ回路出力、ＤＢＰＲはデ
ータバス線ＤＢ、ＤＢのプリチャージ回路、ＳＡはセン
スアンプ、ＬＡはラッチ回路Ｑ５２〜５８はＰチャネル
ＭＯＳトランジスタ％Ｑ５□。
Ｑｓｓ〜ＱｓｎはＮチャネルＭＯ８Ｉ−ランジスタＡ、
１〜５４ハインバータ回路である。
１〜５４ハインバータ回路である。
第４図において、アドレス信号Ａｉが変化するとＣ８１
信号及び０８２信号が発生する。第６図（ａ）に示す時
刻Ｔ６□８でＣ３１信号が１Ｌ”レベルになるとＰチャ
ネルＭＯＳトランジスタＱｓｓ〜Ｑｓｓがオンし、デー
タバス線ＤＢ 、 ＤＢをＶ。Ｃレベルにプリチャージ
する。
信号及び０８２信号が発生する。第６図（ａ）に示す時
刻Ｔ６□８でＣ３１信号が１Ｌ”レベルになるとＰチャ
ネルＭＯＳトランジスタＱｓｓ〜Ｑｓｓがオンし、デー
タバス線ＤＢ 、 ＤＢをＶ。Ｃレベルにプリチャージ
する。
時刻Ｔ＋ｓｚａで０８１信号が１Ｈパレベルになると、
データバス線ＤＢ、ＤＢのプリチャージ動作が終了し、
選択メモリセルの保持データ、従ってデータバス線ＤＢ
とＤＢ間に差電位が生じる。この時、Ｃ８２信号はＨ”
レベルであるからＮチャネルＭＯＳトランジスタＱ５Ｂ
はオンしておシ、センスアンプ８Ａは活性状態にある。
データバス線ＤＢ、ＤＢのプリチャージ動作が終了し、
選択メモリセルの保持データ、従ってデータバス線ＤＢ
とＤＢ間に差電位が生じる。この時、Ｃ８２信号はＨ”
レベルであるからＮチャネルＭＯＳトランジスタＱ５Ｂ
はオンしておシ、センスアンプ８Ａは活性状態にある。
したがって、センスアンプ８Ａの増幅動作により選択セ
ルデータの増幅されたデータがセンスアンプ出力ＲＢに
現れる。
ルデータの増幅されたデータがセンスアンプ出力ＲＢに
現れる。
また同時に、ＮチャネルＭＯＳトランジスタＱｓｌ及び
ＰチャネルＭＯ，Ｓ）ランジスタＱｓ□はオンしている
から、センスアンプＳＡとラッチ回路ＬＡ′は導通して
おシ、センスアンプ出力ＲＢの読み出し情報はツリツブ
フロップを構成するインバータ回路Ａ５！ ｒ Ａ５２
に保持され、かつラッチ回路出力ＬＢに伝達される。こ
のラッチ回路出力ＬＢは出力回路に伝えられ最終的にメ
モリ回路の出力に読み出しデータが現れ、読み出し動作
が完了すす。
ＰチャネルＭＯ，Ｓ）ランジスタＱｓ□はオンしている
から、センスアンプＳＡとラッチ回路ＬＡ′は導通して
おシ、センスアンプ出力ＲＢの読み出し情報はツリツブ
フロップを構成するインバータ回路Ａ５！ ｒ Ａ５２
に保持され、かつラッチ回路出力ＬＢに伝達される。こ
のラッチ回路出力ＬＢは出力回路に伝えられ最終的にメ
モリ回路の出力に読み出しデータが現れ、読み出し動作
が完了すす。
時刻Ｔ６３ａでＯ８２信号が′Ｌ”レベルになると、Ｎ
チャネルＭＯ８）ランジスタＱ５Ｂがオフし、センスア
ンプ８Ａの活性状態が解除される。従って、センスアン
プＳＡに流れるＤＣ電流は時刻Ｔ６３ａ以降は無くなシ
低消費電力化が実現される。
チャネルＭＯ８）ランジスタＱ５Ｂがオフし、センスア
ンプ８Ａの活性状態が解除される。従って、センスアン
プＳＡに流れるＤＣ電流は時刻Ｔ６３ａ以降は無くなシ
低消費電力化が実現される。
一方、時刻Ｔ６３ａ以降は、センスアンプ出力ＲＢはセ
ンスアンプＳＡの活性状態が解除される為、不確定なレ
ベルに々る。しかし、Ｏ８２信号がＬ”レベルである為
に、ＮチャヌルＭＯ８ト５ンジスタＱｌｌｌ及びＰチャ
ネルＭＯＳト２ンジスタＱｓｚはオフしておシ、ラッチ
回路出力ＬＢは、フリップフロックを構成するインバー
タ回路Ａ５１゜Ａ Ｓ ２に保持された読み出し情報を
そのまま保持する。
ンスアンプＳＡの活性状態が解除される為、不確定なレ
ベルに々る。しかし、Ｏ８２信号がＬ”レベルである為
に、ＮチャヌルＭＯ８ト５ンジスタＱｌｌｌ及びＰチャ
ネルＭＯＳト２ンジスタＱｓｚはオフしておシ、ラッチ
回路出力ＬＢは、フリップフロックを構成するインバー
タ回路Ａ５１゜Ａ Ｓ ２に保持された読み出し情報を
そのまま保持する。
以上、従来例を説明した。
上述した従来のメ％ リ回路は以下に述べる欠点がある
。
。
メモリ回路の使用上、問題になるものの１つに、メモリ
回路内の動作電流に伴うＶｃｃ電源、ＧＮＤ電源の変動
がある。特に、出力トランジスタは、一般に数十〜百ピ
コファラッドの容量を充放電する為に、そのトランジス
タ能力を大きく設計するのが普通である為、読み出し時
の出力トランジスタのスイッチング電流によるｖｃｃ電
源、ＧＮＤ電源の変動が、回路動作中環も大きい。
回路内の動作電流に伴うＶｃｃ電源、ＧＮＤ電源の変動
がある。特に、出力トランジスタは、一般に数十〜百ピ
コファラッドの容量を充放電する為に、そのトランジス
タ能力を大きく設計するのが普通である為、読み出し時
の出力トランジスタのスイッチング電流によるｖｃｃ電
源、ＧＮＤ電源の変動が、回路動作中環も大きい。
この変動があると、例えばアドレスバッファの入力段に
とっては、変動による■ｃｃ電源、ＧＮＤ電源の電位変
化を入力電位の変化として感知し、アドレスバッファが
動作してしまう。即ち、本来のアドレスバッファの入力
スレッシッルド電圧に、この電位変化分が加わシ、入力
レベルの実力が悪化し特性上好ましくないばかシか、こ
の電位変化が大きいと入力レベルの仕様を満たさない場
合がある。
とっては、変動による■ｃｃ電源、ＧＮＤ電源の電位変
化を入力電位の変化として感知し、アドレスバッファが
動作してしまう。即ち、本来のアドレスバッファの入力
スレッシッルド電圧に、この電位変化分が加わシ、入力
レベルの実力が悪化し特性上好ましくないばかシか、こ
の電位変化が大きいと入力レベルの仕様を満たさない場
合がある。
従来のメモリ回路で出力負荷の充放電によって、ｖｃｃ
電源、ＧＮＤ電源が変動し出力波形が乱れる様子を第６
図（ｂｌの内部波形図を用いて説明する。
電源、ＧＮＤ電源が変動し出力波形が乱れる様子を第６
図（ｂｌの内部波形図を用いて説明する。
まｆ、Ｖ、ｏ、ＧＮＤ電源の電位変化がアドレスバッフ
ァによって入力電位の変化として感知され、この結果に
ようアドレスバッファ内のアドレス変化検知回路ＡＴＤ
が動作し、時刻Ｔｇ４ｂ ＃ Ｔｌ５ｉ）間で０８１信
号が発生する。すると、データバス線ＤＢ 、ＤＢのプ
リチャージ及びセンスアンプＳ人のイフライズが開始さ
れ、センスアンプ出力ＲＢは不確定なレベルになる。こ
の時０８２信号は”Ｈ”レベルであるから、センスアン
プ８Ａとラッチ回路ＬＡ“は導通状態にあυ、センスア
ンプ出力ＲＢの不確定なレベルが２ツテ回路ＬＡ”を介
して出力回路に伝えられ、最終的に出力ＯＵＴの波形に
乱れを生じる。
ァによって入力電位の変化として感知され、この結果に
ようアドレスバッファ内のアドレス変化検知回路ＡＴＤ
が動作し、時刻Ｔｇ４ｂ ＃ Ｔｌ５ｉ）間で０８１信
号が発生する。すると、データバス線ＤＢ 、ＤＢのプ
リチャージ及びセンスアンプＳ人のイフライズが開始さ
れ、センスアンプ出力ＲＢは不確定なレベルになる。こ
の時０８２信号は”Ｈ”レベルであるから、センスアン
プ８Ａとラッチ回路ＬＡ“は導通状態にあυ、センスア
ンプ出力ＲＢの不確定なレベルが２ツテ回路ＬＡ”を介
して出力回路に伝えられ、最終的に出力ＯＵＴの波形に
乱れを生じる。
以上説明したように、従来のメモリ回路は、■ｃｃ電源
、ＧＮＤ電源の変動があった場合、出力波形が乱れてし
まい、結果的に、入力レベルの実力が悪化するという欠
点があった。ｔｆｃ、これを回避する為には、出力トラ
ンジスタの電流能力を抑える手段が採られる為に高速化
には不向きであるという欠点があった。
、ＧＮＤ電源の変動があった場合、出力波形が乱れてし
まい、結果的に、入力レベルの実力が悪化するという欠
点があった。ｔｆｃ、これを回避する為には、出力トラ
ンジスタの電流能力を抑える手段が採られる為に高速化
には不向きであるという欠点があった。
上述した従来のメモリ回路に対し、本発明は、ＶＣＣ電
源、Ｇ Ｎ Ｄ電源の変動に対し出力波形が乱れること
がなく、かつ読み出し速度を遅らせないメモリ回路を、
容易な構成で実現するという独創的内容を有する。
源、Ｇ Ｎ Ｄ電源の変動に対し出力波形が乱れること
がなく、かつ読み出し速度を遅らせないメモリ回路を、
容易な構成で実現するという独創的内容を有する。
本発明のメモリ回路は、アドレス変化を受けて第１の内
部ワンシ目ット信号及び第１の内部ワンショット信号の
終了時刻を一定期間遅延させた第２の内部ワンショット
信号を生成するアドレスバッファ検知口・路を有し、読
み出しデータをラッチ回路に保持した後は第２の内部ワ
ンシロット信号の終了時刻に合わせて読み出し動作を停
止させる機能を持つメモリ回路であって、センスアンプ
出力のラッチ回路への伝達の期間を第２の内部ワンショ
ット信号発生期間で定め、また第１の内部ワンショット
信号が発生した場合は第２の内部ワンショット信号にか
かわらず上記伝達を優先的に禁止することを特徴とする
。
部ワンシ目ット信号及び第１の内部ワンショット信号の
終了時刻を一定期間遅延させた第２の内部ワンショット
信号を生成するアドレスバッファ検知口・路を有し、読
み出しデータをラッチ回路に保持した後は第２の内部ワ
ンシロット信号の終了時刻に合わせて読み出し動作を停
止させる機能を持つメモリ回路であって、センスアンプ
出力のラッチ回路への伝達の期間を第２の内部ワンショ
ット信号発生期間で定め、また第１の内部ワンショット
信号が発生した場合は第２の内部ワンショット信号にか
かわらず上記伝達を優先的に禁止することを特徴とする
。
次に本発明の第１の実施例を、第１図の部分回略図及び
第２の内部波形図を参照して説明する。
第２の内部波形図を参照して説明する。
第１図に於いて、ＤＢＰＲ，ＳＡは各々プリチャージ回
路、センスアンプであシ、第５図に示した従来回路と同
様な回路構成をとる。また、ＬＡはラッチ回路、Ｑｌｌ
はＮチャネルＭＯＳトランジスタ、Ｑ１２はＰチャネル
ＭＯ８）ランジスタ、Ａ１１〜１５はインバータ回路、
Ｂ１１はナンド回路０８３は０８１信号と０８２信号の
アンド出方信号である。
路、センスアンプであシ、第５図に示した従来回路と同
様な回路構成をとる。また、ＬＡはラッチ回路、Ｑｌｌ
はＮチャネルＭＯＳトランジスタ、Ｑ１２はＰチャネル
ＭＯ８）ランジスタ、Ａ１１〜１５はインバータ回路、
Ｂ１１はナンド回路０８３は０８１信号と０８２信号の
アンド出方信号である。
本発明の第１の実施例は、センスアンプ出力比Ｂとラッ
チ回路ＬＡ内でフリップフロップを構成するアンバータ
回路Ａ １１ 、 Ａ １２間の伝達期間を定める制御
信号を従来例では０８２信号であったのを０８３信号と
する構成にしたことｔ−特徴とする。
チ回路ＬＡ内でフリップフロップを構成するアンバータ
回路Ａ １１ 、 Ａ １２間の伝達期間を定める制御
信号を従来例では０８２信号であったのを０８３信号と
する構成にしたことｔ−特徴とする。
即ち、Ｏ８１信号と０８２信号のアンド論理である０８
３信号をＮチャネルＭＯＳトランジスタＱｌｌのゲート
端子に接続し、Ｏ８３信号の逆相信号をＰチャネルＭＯ
ＳトランジスタＱ１２のゲート端子に接続する構成をと
る。
３信号をＮチャネルＭＯＳトランジスタＱｌｌのゲート
端子に接続し、Ｏ８３信号の逆相信号をＰチャネルＭＯ
ＳトランジスタＱ１２のゲート端子に接続する構成をと
る。
ここで０８２信号とＯ８３信号は同相信号で、かつ、パ
ルス幅もほぼ同等であるから、本発明の第１の実施例も
従来例同様正しく読み出し動作を行うのは明らかである
。
ルス幅もほぼ同等であるから、本発明の第１の実施例も
従来例同様正しく読み出し動作を行うのは明らかである
。
次に、出力トランジスタのスイッチング電流によりｓ
■ｃｃ電源、ＧＮＤ電源が変動し、アドレスバッファ内
のアドレス変化検知回路ＡＴＤが動作した場合について
第２図を参照して説明する。
■ｃｃ電源、ＧＮＤ電源が変動し、アドレスバッファ内
のアドレス変化検知回路ＡＴＤが動作した場合について
第２図を参照して説明する。
アドレスバッファ検知回路ＡＴＤが動作し、時刻Ｔ２３
で０８１信号が“Ｌ”レベルになると、従来例同様デー
タバス線ＤＢ、ＤＢは■。。レベルにプリチャージされ
るとともに、センスアンプ出力比Ｂも、イコライズされ
不確定なレベルになる。
で０８１信号が“Ｌ”レベルになると、従来例同様デー
タバス線ＤＢ、ＤＢは■。。レベルにプリチャージされ
るとともに、センスアンプ出力比Ｂも、イコライズされ
不確定なレベルになる。
しかし、本発明の第１の実施例は０８１信号と論理積を
取ったＯ８３信号で、ＮチャネルＭＯ８トランジスタＱ
ｌｌ 、ＰチャネルＭＯＳトランジスタＱ１２のゲート
端子を制御する為、Ｏ８１信号が発した時は、センスア
ンプ出力比Ｂと７リツプフロツプを構成するインバータ
回路Ａ１１ 、 Ａ４□間は常に非導通になる。従って
、センスアンプ出力比Ｂの不確定なレベルはラッチ回路
ＬＡに伝えられず、出力波形が乱れることはない。
取ったＯ８３信号で、ＮチャネルＭＯ８トランジスタＱ
ｌｌ 、ＰチャネルＭＯＳトランジスタＱ１２のゲート
端子を制御する為、Ｏ８１信号が発した時は、センスア
ンプ出力比Ｂと７リツプフロツプを構成するインバータ
回路Ａ１１ 、 Ａ４□間は常に非導通になる。従って
、センスアンプ出力比Ｂの不確定なレベルはラッチ回路
ＬＡに伝えられず、出力波形が乱れることはない。
本発明は、本発明の趣旨を満たす種々の回路に適用でき
る。
る。
一例として、第１の実施例のセンスアンプ形式に対し、
正負両輪理の出力を発生するスンスアンプ形式を採用し
た第２の実施例について述べる。
正負両輪理の出力を発生するスンスアンプ形式を採用し
た第２の実施例について述べる。
第２の実施例は、負論理のセンスアンプ出力ＲＢをラッ
チ回路ＬＡ’に伝達する為、第１の実施例に、正論理の
センスアンプ出力ＲＢＰ］様、０８３信号で制御される
ＮチャネルＭｏｓトｔンジスタＱａａ 、ＰチャネルＭ
ＯＳトランジスタＱ３４を追加したものであシ、基本的
な構成は第１の実施例と同じである。
チ回路ＬＡ’に伝達する為、第１の実施例に、正論理の
センスアンプ出力ＲＢＰ］様、０８３信号で制御される
ＮチャネルＭｏｓトｔンジスタＱａａ 、ＰチャネルＭ
ＯＳトランジスタＱ３４を追加したものであシ、基本的
な構成は第１の実施例と同じである。
したがって、正しく読み出し動作を行うのは明 。
らかであるとともに、■ｃｃ電源、ＧＮＤ電源の変動に
より０８１信号が発生し、センスアンプ出力ＲＢ 、
ＲＢに不確定なデータが現われても、Ｏ８３信号が“Ｌ
“レベルになるから、読み出しデータをラッチするイン
バータ回路Ａ３１． Ａ３□に保持される情報に変化は
なく出力波形が乱れることはない。
より０８１信号が発生し、センスアンプ出力ＲＢ 、
ＲＢに不確定なデータが現われても、Ｏ８３信号が“Ｌ
“レベルになるから、読み出しデータをラッチするイン
バータ回路Ａ３１． Ａ３□に保持される情報に変化は
なく出力波形が乱れることはない。
以上説明したような構成を採用したため、本発明は、出
力トランジスタのスイッチング電源によ”ＶＣＣ電源、
ＧＮＤ電源が変動して、アドレス変化検知回路が動作し
ても出力波形が乱れることはなく、結果的にアドレスバ
ッファの入力レベルの実力が悪化することがないという
効果がある。
力トランジスタのスイッチング電源によ”ＶＣＣ電源、
ＧＮＤ電源が変動して、アドレス変化検知回路が動作し
ても出力波形が乱れることはなく、結果的にアドレスバ
ッファの入力レベルの実力が悪化することがないという
効果がある。
また、出力トランジスタの電流能力と■ｃｃ電源。
ＧＮＤ電源の変動電位差を考慮する必要がなく、電流能
力を高めることができ、読み出し速度の高速化を図れる
効果がある。
力を高めることができ、読み出し速度の高速化を図れる
効果がある。
第１図と第２図は、本発明の第１の実施例を示すセンス
アンプおよびラッチ回路の部分回路図と内部波形図、第
３図は第２の実施例を示すセンスアンプおよびラッチ回
路の部分回路図、第４図は一般のアドレスバッファ回路
及び内部ワンショット信号発生回路図、第５図と第６図
は従来例を示すセンスアンプおよびラッチ回路の部分回
路図と内部波形図である。 ＤＢ、ＤＢ・・・データバス線、ＲＢ、）ＬＢ・・・セ
ンスアンプ出力、ＬＢ、ＬＢ・・・ラッチ回路出力、Ｏ
８１゜０８２．０８３．、、内部ワンショット信号、
ＤＢＰＲ・・・プリチャージ回路、ＳＡ、ＳＡ’・・・
センスアンプ、ＬＡ 、 ＬＡ’ 、 ＬＡ＃・・・２
ツテ回路、ＡＴＤ・・・アドレス変化検知回路％ Ａｉ
・・・アドレス信号、 Ａｉ、ＡＨ’・・・内部アドレ
ス信号、φｉ・・・アドレス変化検知回路出力、Ｑｌｌ
＋Ｑａｔ ｌ Ｑａｓ ＋ Ｑｓａ〜３Ａ＋ Ｑｓｔ
＋ Ｑｓｅ〜Ｑ５Ｂ・・・ＮチャネルＭＯＳトランジ
スタ、Ｑ１２１Ｑ３□＋ Ｑａ ４ ｒＱ ３ｓ〜３７
１Ｑ５２〜Ｑｓｓ・・・ＰチャネルＭＯ８トランジスタ
、Ａ１１〜Ａ１５ 、 Ａ３１〜Ａ３ Ｂ 、 Ａ４１
〜Ａ４（、Ａ５１〜５４・・・インバータ回路％Ｂ１□
＋Ｂ３□、Ｂ４□、・・・ナンド回路、Ｄ４１〜４３・
・・ノア回路ｓ Ｃ４１＋”・・・容量。 代理人 弁理士 内 原 晋７層−゛：（買 Ａｉ 東 ２ 凹
アンプおよびラッチ回路の部分回路図と内部波形図、第
３図は第２の実施例を示すセンスアンプおよびラッチ回
路の部分回路図、第４図は一般のアドレスバッファ回路
及び内部ワンショット信号発生回路図、第５図と第６図
は従来例を示すセンスアンプおよびラッチ回路の部分回
路図と内部波形図である。 ＤＢ、ＤＢ・・・データバス線、ＲＢ、）ＬＢ・・・セ
ンスアンプ出力、ＬＢ、ＬＢ・・・ラッチ回路出力、Ｏ
８１゜０８２．０８３．、、内部ワンショット信号、
ＤＢＰＲ・・・プリチャージ回路、ＳＡ、ＳＡ’・・・
センスアンプ、ＬＡ 、 ＬＡ’ 、 ＬＡ＃・・・２
ツテ回路、ＡＴＤ・・・アドレス変化検知回路％ Ａｉ
・・・アドレス信号、 Ａｉ、ＡＨ’・・・内部アドレ
ス信号、φｉ・・・アドレス変化検知回路出力、Ｑｌｌ
＋Ｑａｔ ｌ Ｑａｓ ＋ Ｑｓａ〜３Ａ＋ Ｑｓｔ
＋ Ｑｓｅ〜Ｑ５Ｂ・・・ＮチャネルＭＯＳトランジ
スタ、Ｑ１２１Ｑ３□＋ Ｑａ ４ ｒＱ ３ｓ〜３７
１Ｑ５２〜Ｑｓｓ・・・ＰチャネルＭＯ８トランジスタ
、Ａ１１〜Ａ１５ 、 Ａ３１〜Ａ３ Ｂ 、 Ａ４１
〜Ａ４（、Ａ５１〜５４・・・インバータ回路％Ｂ１□
＋Ｂ３□、Ｂ４□、・・・ナンド回路、Ｄ４１〜４３・
・・ノア回路ｓ Ｃ４１＋”・・・容量。 代理人 弁理士 内 原 晋７層−゛：（買 Ａｉ 東 ２ 凹
Claims (1)
- 【特許請求の範囲】 アドレス変化を受けて第１の内部ワンショット信号及
び該第１の内部ワンショット信号の終了時刻を一定期間
遅延させた第２の内部ワンショット信号を生成するアド
レスバッファ検知回路を有し、読み出しデータをラッチ
回路に保持した後は該第２の内部ワンショット信号の終
了時刻に合わせて読み出し動作を停止させる機能を有す
るメモリ回路に於いて、 センスアンプ出力の該ラッチ回路への伝達の期間を該第
２の内部ワンショット信号の発生期間で定め、また該第
１の内部ワンショット信号が発生した場合は該第２の内
部ワンショット信号にかかわらず前記伝達を優先的に禁
止することを特徴とするメモリ回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62045730A JPH0612632B2 (ja) | 1987-02-27 | 1987-02-27 | メモリ回路 |
| US07/161,806 US4894803A (en) | 1987-02-27 | 1988-02-29 | Memory circuit with improved data output control |
| EP88103020A EP0281889A3 (en) | 1987-02-27 | 1988-02-29 | Memory circuit with improved data output control |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62045730A JPH0612632B2 (ja) | 1987-02-27 | 1987-02-27 | メモリ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63213193A true JPS63213193A (ja) | 1988-09-06 |
| JPH0612632B2 JPH0612632B2 (ja) | 1994-02-16 |
Family
ID=12727436
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62045730A Expired - Fee Related JPH0612632B2 (ja) | 1987-02-27 | 1987-02-27 | メモリ回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4894803A (ja) |
| EP (1) | EP0281889A3 (ja) |
| JP (1) | JPH0612632B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH03168997A (ja) * | 1989-11-27 | 1991-07-22 | Toshiba Corp | 半導体集積回路 |
| JPH04278296A (ja) * | 1991-02-04 | 1992-10-02 | Internatl Business Mach Corp <Ibm> | メモリ |
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1987
- 1987-02-27 JP JP62045730A patent/JPH0612632B2/ja not_active Expired - Fee Related
-
1988
- 1988-02-29 EP EP88103020A patent/EP0281889A3/en not_active Withdrawn
- 1988-02-29 US US07/161,806 patent/US4894803A/en not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| JPH0612632B2 (ja) | 1994-02-16 |
| US4894803A (en) | 1990-01-16 |
| EP0281889A3 (en) | 1990-07-18 |
| EP0281889A2 (en) | 1988-09-14 |
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