JPS632141B2 - - Google Patents
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- JPS632141B2 JPS632141B2 JP57135806A JP13580682A JPS632141B2 JP S632141 B2 JPS632141 B2 JP S632141B2 JP 57135806 A JP57135806 A JP 57135806A JP 13580682 A JP13580682 A JP 13580682A JP S632141 B2 JPS632141 B2 JP S632141B2
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- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/2851—Testing of integrated circuits [IC]
- G01R31/2855—Environmental, reliability or burn-in testing
- G01R31/2856—Internal circuit aspects, e.g. built-in test features; Test chips; Measuring material aspects, e.g. electro migration [EM]
- G01R31/2858—Measuring of material aspects, e.g. electro-migration [EM], hot carrier injection
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/26—Testing of individual semiconductor devices
- G01R31/2607—Circuits therefor
- G01R31/2608—Circuits therefor for testing bipolar transistors
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/26—Testing of individual semiconductor devices
- G01R31/2642—Testing semiconductor operation lifetime or reliability, e.g. by accelerated life tests
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/031—Manufacture or treatment of isolation regions comprising PN junctions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/30—Isolation regions comprising PN junctions
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- Physics & Mathematics (AREA)
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- Microelectronics & Electronic Packaging (AREA)
- Environmental & Geological Engineering (AREA)
- Computer Hardware Design (AREA)
- General Engineering & Computer Science (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
- Bipolar Transistors (AREA)
Description
〔本発明の分野〕
本発明は、半導体集積回路に関するものであ
り、特に、所定の技術を用いて所定のラインで製
造されるバイポーラ半導体装置の信頼性を特徴付
ける（Characterize）方法に関するものである。 〔先行技術〕 一旦、全体の製造サイクルが完了してしまう
と、シリコン・チツプは、２つのタイプの欠陥を
示す。まず初めは、例えば、配線リードが切断し
ていたり、又は例えば管状のような欠陥のため
に、ベース領域が短絡されるように、種々の特徴
付けステツプの間に、又は最終的な電気テストの
間に、検出され得る即時の欠陥である。それか
ら、他の可能な欠陥は、例えば、上に存在するシ
リカ層のひび割れを伴う、アルミニウム・ストラ
イプ中のアルミニウムの結晶粒（grain）の周知
であるエレクトロマイグレーシヨン
（electromigration）現象のように、チツプがす
でに動作されてからのみ検出され得るものであ
る。エレクトロマイグレーシヨンの問題は、アル
ミニウムと銅の配線の使用により、非常に適切に
解決された（米国特許第3725309号参照）。この最
後のタイプに関係する欠陥は、言わゆる信頼性の
欠陥であり、それらは、問題を全てよりむつかし
くするのであるが、それらは、顧客側に既に設置
されたマシンへの介入を必要とするので、大きな
問題を生じる。 信頼性の欠陥のうち、表面安定化の酸化物にお
ける不安定性から結果として生じるそれらの欠陥
は、あまり知られていない。しかしながら、これ
らの不安定性は、バイポーラ半導体装置の信頼性
の欠陥において、重要な役割を有している。それ
らは、エピタキシヤルＮ―型層中の２つのＰ―型
領域間で生じる漏れ電流の形で起きる。あいに
く、バイポーラ装置中で（特に、ベース領域と分
離領域との間で）非常にしばしば見出される寄生
的なPNP構造は、信頼性欠陥の無視できない原
因である。それ故に、信頼性調査の目的は、時間
的に低下する（time―degraded）即ち時間がた
つて劣化するこれらの可能な欠陥を加速して十分
に発達させて、そしてチツプを商品化する前にそ
れらを見つけ出すことにある。 このために、そして公知のように、製造された
チツプは、電気的なモジユールを形成するため
に、セラミツク基板上にマウントされる。それか
ら、これらのモジユールは、さらに回路を含みそ
して数多くのパラメータを測定する機能を果わす
カード上にマウントされる。カードは、“制約”
を受ける。即ち、それらは、炉の中に入れられ、
そしてその中で、上記モジユールの種々の公称の
動作電圧であり得る電圧がそれらに印加される
（このプロセスは、言わゆる“バーン・イン
（burn―in）”プロセスである）。炉の温度及びそ
の中で行なわれる動作の時間長は、チツプの性質
に関する関数である。この動作は、全く普通に
は、1000時間（３週間）程度の時間にわたつて行
なわれ得る。所定の時間間隔で（例えば、24時間
毎に）、モジユールの１つのグループは炉から取
り出され、その動作状態がチエツクされる。即
ち、それらの破損時間（time―to―fail）が、起
こる破壊に必要な時間として決められる。例え
ば、もし500時間が炉の中で過ぎて、モジユール
の50％が欠陥のある場合には、破損時間のT50は
500時間であると言われている。 このような処理手順は、遅く（情報は、数日乃
至数週間後にのみ利用できる）、そして冗長であ
る（チツプは、モジユール上にマウントされなけ
ればならないし、そして特別の支持カードは、所
与の適用のために創作されなければならず、他の
適用では使用されない）。反応時間は長く、それ
故に、欠陥はそれが修正されるまでに長くかか
り、かなりの量の欠陥チツプ（それで、使用され
ない）を製造することになつたり、製造コストを
上昇させることになる。 それ故に、半導体産業では、バイポーラ装置の
信頼性を特徴付ける次のような方法が必要であ
る。即ち、好ましくは、もはやモジユール・レベ
ルではなくてチツプ・レベルで行なえ、そしてバ
ーン・イン・ステツプ（特別のカードを創作する
こと及び極端に長い時間がかかることを含む）を
もはや必要としない方法である。 〔本発明の目的及び要旨〕 本発明は、このような問題を解決することを目
的とし、電気的パラメータのうちから絶縁層、例
えば酸化物における電荷の特性である、言わゆる
広く用いられている即ち有力なパラメータであつ
て、信頼性の関数Ｒ中へ集められる幾くつかのも
のの間の相関関係、並びに例えば、T50のような
破損時間の形で与えられる信頼性の結果を実験的
に確立することによつて、提供される。この実験
的な調査は、次のことを明らかにする。即ち、こ
れらの不安定性の現象が、表面安定化の絶縁層、
例えば酸化物の特性である数多くの物理的及び電
気的パラメータのうち、２つのパラメータ、即
ち、酸化物中の電荷の数及び界面の状態密度から
本質的に結果として生じることである。 関数Ｒ中に存在するこれら２つの有力なパラメ
ータは、IGFET型のテスト構造体（分離された
ゲートの電界効果トランジスタ）で、半導体プロ
セス操作の最後にチツプ・レベルにおいて測定さ
れる。 テスト構造体は、その構造が簡単であり、そし
て、これは、本発明の利点の１つである。即ち、
それは、FETとして使用される、前記のような
寄生的なPNPトランジスタを含み、分離領域は
ソースとして働き、ベース領域はドレインとして
働き、そしてベース接点はゲート電極として働く
（それは、ドレインに接続される）。 簡単な電気的測定によつて、破損時間（例え
ば、T50のような）を直接且つ迅速に決定する本
発明の方法は、検討中の製造ラインを特徴付ける
予備的ステツプを最初に含む。これらのステツプ
は、次のようなものである。即ち、上記製造ライ
ンで少なくとも１つのFET型のテスト構造体を
有するバイポーラ半導体装置を入念に作ること。
選択された装置の各々について、テスト構造体か
ら実質的に積NSS・Neffに等しい１つの信頼性関
数Ｒを計算すること。ここでNSSは界面の電荷密
度であり、Neffは、相当する絶縁層、例えば酸化
物の電荷である。これらの装置について破損時間
Ｔ（例えば、T50）を決めること。そして曲線Ｒ
＝ｆ（Ｔ）（例えば、Ｒ＝ｆ（T50））をプロツトす
ること。最終的なステツプは、製造ラインのその
他の装置について関数Ｒを計算し、それらの破損
時間（例えば、曲線Ｒ＝ｆ（T50）によつて与え
られるT50）を直接に決めることから成る。 本発明は、また、エピタキシヤル層ND中の不
純物濃度の実質的な影響、並びに最適な信頼性関
数が、実際は、Ｒ＝NSS・Neff・ND 1/2の関係によ
つて与えられることを明らかにする。 本発明は、本発明を限定するものではない以下
の実施例並びに添付図面から、さらに明らかにな
るであろう。 第１Ａ図は、エミツタ領域、ベース領域、コレ
クタ領域、サブコレクタ領域及びリーチ・スルー
領域を有し、エピタキシヤル層中の装置領域に形
成され且つ分離領域により分離された通常のバイ
ポーラNPNトランジスタを示す。前記したよう
に、信頼性の欠如は、寄生的なトランジスタ中の
２つのＰ型領域間に形成される漏れ電流から結果
として生じる。種々の観測から、この漏れ電流
は、表面安定化酸化物の電荷における不安定性に
より起こされていたことが、明らかになつた。酸
化物中の不安定性の現象を理解するために、現象
の理論的な調査、並びにこの不安定性の現象中に
含まれる全てのパラメータを述べることが、なさ
れた（それは、後で述べるパートの主題であ
る）。それから、経験的及び系統的な調査を通し
て、破損時間（例えばT50）についてのこれら有
力なパラメータのうちの幾くつかの間の相関関係
が、確立された（それは、実際に本発明の特徴付
ける方法であるが、後で述べるパートの主題で
ある）。後で述べるパートにおいては、これら
の有力なパラメータを計算する計算方法が詳細に
述べられる。最後に、本発明の特徴付ける方法の
産業上の実施が、後述するパートで述べられ
る。 パート：不安定性の現象の理論的調査 実際に、第１Ｂ図に示されたような構造の
FETは、通常、使用され得るものである。他に、
それを得るために、酸化物中の窓の食刻並びに配
線の相互接続パターンの食刻に対応するマスクを
変更して、バイポーラNPNトランジスタからＰ
―チヤンネルFETへ変形することで十分である。 それ故に、FETが使用され、上部分離領域で
そのソース領域を形成し、NPNトランジスタの
ベース領域でそのドレイン領域を形成する。即
ち、これらの領域間のエピタキシヤル層の表面
が、チヤンネル領域を構成する。配線はVG＝VD
となることを保証するものである。第１Ｂ図に示
されたFETが、テスト構造体である。唯一の必
要条件は、測定を可能にするために、FETのし
きい値電圧VTが接合のブレークダウン電圧より
も低いことである。 酸化物の完全な特徴付けを得るために、最初に
含まれる種々の電荷の性質を理解することが、賢
明である。 ２つのＰ領域間に現れる漏れ電流は、シリコン
表面に誘導される電荷の存在から結果として生じ
るように思われる。これは、それが酸化物中の移
動性電荷により、又はシリコンからのキヤリヤの
注入により、起こされ得ることを意味する。しか
しながら、負の電荷は、シリコンを通る導電パス
を生じるのに、Si―SiO2の界面で必要である。 このような条件は、酸化物中の負の移動性イオ
ンが、バーン・イン・ステツプの間に界面へ移動
しているときに、起きる。即ち、正の移動性イオ
ンにより中和される不動性の負イオンが、界面か
ら移動して、負の電荷を残すとき。シリコンの電
子が酸化物へ注入されるとき。そして電子が酸化
物中にトラツプされるとき。 多くの実験から、Ｎ領域に影響を与える反転現
象（漏れ電流を生じる）は、正又は負の移動性電
荷の転送中には存在しないことが、証明された。
シリコンの電子がバーン・イン・ステツプの間に
注入されること、そして界面付近にトラツプされ
るときに、これらの電子が本質的に漏れ電流の原
因となることが、示された。 最後に、漏れ電流が酸化物の物理的パラメータ
（密度、量等）に依存するのではなくて、電気的
パラメータNeff（酸化物中の電荷密度）、NSS（界面
の状態密度）、並びにND（エピタキシヤル層の不
純物濃度）に依存するという結論が導き出され
た。後で有力な即ち広く用いられているパラメー
タと呼ばれるこれらパラメータは、酸化物中の電
子のトラツピング（トラツプ等の数の関数であ
る）の他に、バーン・イン・ステツプの間に生じ
る電流（拡散電流、界面再結合電流、電子の注入
及びトンネル効果によつて生じる、酸化物中への
シリコン電子の注入電流より成る）を特徴付ける
唯一のものである。 パート：相関関係の確立 漏れ電流及び信頼性の結果を特徴付ける、これ
ら３つのパラメータNeff，NSS及びNDの各々の間
には、何も相関関係がないことがわかつた。しか
しながら、系統的な調査の後で、バーン・イン・
処理手順のデータとFETによる特徴付けの結果
とを比較することによりもたされる、非常に良い
相関関係が、破損時間Ｔ（例えば、T50）と広く
用いられているパラメータ、即ち、界面状態密度
NSS、酸化物の電荷密度Neff、並びにエピタキシ
ヤル層の不純物濃度NDの平方根との間に確立さ
れた。ＡからＥまで印された薄片の５つの異なる
群において、後述するパートでさらに詳細に述
べられる計算の態様によつて、最初に、パラメー
タND、NSS及びNeffが測定された。そして、その
結果が、以下の表に示されている。
り、特に、所定の技術を用いて所定のラインで製
造されるバイポーラ半導体装置の信頼性を特徴付
ける（Characterize）方法に関するものである。 〔先行技術〕 一旦、全体の製造サイクルが完了してしまう
と、シリコン・チツプは、２つのタイプの欠陥を
示す。まず初めは、例えば、配線リードが切断し
ていたり、又は例えば管状のような欠陥のため
に、ベース領域が短絡されるように、種々の特徴
付けステツプの間に、又は最終的な電気テストの
間に、検出され得る即時の欠陥である。それか
ら、他の可能な欠陥は、例えば、上に存在するシ
リカ層のひび割れを伴う、アルミニウム・ストラ
イプ中のアルミニウムの結晶粒（grain）の周知
であるエレクトロマイグレーシヨン
（electromigration）現象のように、チツプがす
でに動作されてからのみ検出され得るものであ
る。エレクトロマイグレーシヨンの問題は、アル
ミニウムと銅の配線の使用により、非常に適切に
解決された（米国特許第3725309号参照）。この最
後のタイプに関係する欠陥は、言わゆる信頼性の
欠陥であり、それらは、問題を全てよりむつかし
くするのであるが、それらは、顧客側に既に設置
されたマシンへの介入を必要とするので、大きな
問題を生じる。 信頼性の欠陥のうち、表面安定化の酸化物にお
ける不安定性から結果として生じるそれらの欠陥
は、あまり知られていない。しかしながら、これ
らの不安定性は、バイポーラ半導体装置の信頼性
の欠陥において、重要な役割を有している。それ
らは、エピタキシヤルＮ―型層中の２つのＰ―型
領域間で生じる漏れ電流の形で起きる。あいに
く、バイポーラ装置中で（特に、ベース領域と分
離領域との間で）非常にしばしば見出される寄生
的なPNP構造は、信頼性欠陥の無視できない原
因である。それ故に、信頼性調査の目的は、時間
的に低下する（time―degraded）即ち時間がた
つて劣化するこれらの可能な欠陥を加速して十分
に発達させて、そしてチツプを商品化する前にそ
れらを見つけ出すことにある。 このために、そして公知のように、製造された
チツプは、電気的なモジユールを形成するため
に、セラミツク基板上にマウントされる。それか
ら、これらのモジユールは、さらに回路を含みそ
して数多くのパラメータを測定する機能を果わす
カード上にマウントされる。カードは、“制約”
を受ける。即ち、それらは、炉の中に入れられ、
そしてその中で、上記モジユールの種々の公称の
動作電圧であり得る電圧がそれらに印加される
（このプロセスは、言わゆる“バーン・イン
（burn―in）”プロセスである）。炉の温度及びそ
の中で行なわれる動作の時間長は、チツプの性質
に関する関数である。この動作は、全く普通に
は、1000時間（３週間）程度の時間にわたつて行
なわれ得る。所定の時間間隔で（例えば、24時間
毎に）、モジユールの１つのグループは炉から取
り出され、その動作状態がチエツクされる。即
ち、それらの破損時間（time―to―fail）が、起
こる破壊に必要な時間として決められる。例え
ば、もし500時間が炉の中で過ぎて、モジユール
の50％が欠陥のある場合には、破損時間のT50は
500時間であると言われている。 このような処理手順は、遅く（情報は、数日乃
至数週間後にのみ利用できる）、そして冗長であ
る（チツプは、モジユール上にマウントされなけ
ればならないし、そして特別の支持カードは、所
与の適用のために創作されなければならず、他の
適用では使用されない）。反応時間は長く、それ
故に、欠陥はそれが修正されるまでに長くかか
り、かなりの量の欠陥チツプ（それで、使用され
ない）を製造することになつたり、製造コストを
上昇させることになる。 それ故に、半導体産業では、バイポーラ装置の
信頼性を特徴付ける次のような方法が必要であ
る。即ち、好ましくは、もはやモジユール・レベ
ルではなくてチツプ・レベルで行なえ、そしてバ
ーン・イン・ステツプ（特別のカードを創作する
こと及び極端に長い時間がかかることを含む）を
もはや必要としない方法である。 〔本発明の目的及び要旨〕 本発明は、このような問題を解決することを目
的とし、電気的パラメータのうちから絶縁層、例
えば酸化物における電荷の特性である、言わゆる
広く用いられている即ち有力なパラメータであつ
て、信頼性の関数Ｒ中へ集められる幾くつかのも
のの間の相関関係、並びに例えば、T50のような
破損時間の形で与えられる信頼性の結果を実験的
に確立することによつて、提供される。この実験
的な調査は、次のことを明らかにする。即ち、こ
れらの不安定性の現象が、表面安定化の絶縁層、
例えば酸化物の特性である数多くの物理的及び電
気的パラメータのうち、２つのパラメータ、即
ち、酸化物中の電荷の数及び界面の状態密度から
本質的に結果として生じることである。 関数Ｒ中に存在するこれら２つの有力なパラメ
ータは、IGFET型のテスト構造体（分離された
ゲートの電界効果トランジスタ）で、半導体プロ
セス操作の最後にチツプ・レベルにおいて測定さ
れる。 テスト構造体は、その構造が簡単であり、そし
て、これは、本発明の利点の１つである。即ち、
それは、FETとして使用される、前記のような
寄生的なPNPトランジスタを含み、分離領域は
ソースとして働き、ベース領域はドレインとして
働き、そしてベース接点はゲート電極として働く
（それは、ドレインに接続される）。 簡単な電気的測定によつて、破損時間（例え
ば、T50のような）を直接且つ迅速に決定する本
発明の方法は、検討中の製造ラインを特徴付ける
予備的ステツプを最初に含む。これらのステツプ
は、次のようなものである。即ち、上記製造ライ
ンで少なくとも１つのFET型のテスト構造体を
有するバイポーラ半導体装置を入念に作ること。
選択された装置の各々について、テスト構造体か
ら実質的に積NSS・Neffに等しい１つの信頼性関
数Ｒを計算すること。ここでNSSは界面の電荷密
度であり、Neffは、相当する絶縁層、例えば酸化
物の電荷である。これらの装置について破損時間
Ｔ（例えば、T50）を決めること。そして曲線Ｒ
＝ｆ（Ｔ）（例えば、Ｒ＝ｆ（T50））をプロツトす
ること。最終的なステツプは、製造ラインのその
他の装置について関数Ｒを計算し、それらの破損
時間（例えば、曲線Ｒ＝ｆ（T50）によつて与え
られるT50）を直接に決めることから成る。 本発明は、また、エピタキシヤル層ND中の不
純物濃度の実質的な影響、並びに最適な信頼性関
数が、実際は、Ｒ＝NSS・Neff・ND 1/2の関係によ
つて与えられることを明らかにする。 本発明は、本発明を限定するものではない以下
の実施例並びに添付図面から、さらに明らかにな
るであろう。 第１Ａ図は、エミツタ領域、ベース領域、コレ
クタ領域、サブコレクタ領域及びリーチ・スルー
領域を有し、エピタキシヤル層中の装置領域に形
成され且つ分離領域により分離された通常のバイ
ポーラNPNトランジスタを示す。前記したよう
に、信頼性の欠如は、寄生的なトランジスタ中の
２つのＰ型領域間に形成される漏れ電流から結果
として生じる。種々の観測から、この漏れ電流
は、表面安定化酸化物の電荷における不安定性に
より起こされていたことが、明らかになつた。酸
化物中の不安定性の現象を理解するために、現象
の理論的な調査、並びにこの不安定性の現象中に
含まれる全てのパラメータを述べることが、なさ
れた（それは、後で述べるパートの主題であ
る）。それから、経験的及び系統的な調査を通し
て、破損時間（例えばT50）についてのこれら有
力なパラメータのうちの幾くつかの間の相関関係
が、確立された（それは、実際に本発明の特徴付
ける方法であるが、後で述べるパートの主題で
ある）。後で述べるパートにおいては、これら
の有力なパラメータを計算する計算方法が詳細に
述べられる。最後に、本発明の特徴付ける方法の
産業上の実施が、後述するパートで述べられ
る。 パート：不安定性の現象の理論的調査 実際に、第１Ｂ図に示されたような構造の
FETは、通常、使用され得るものである。他に、
それを得るために、酸化物中の窓の食刻並びに配
線の相互接続パターンの食刻に対応するマスクを
変更して、バイポーラNPNトランジスタからＰ
―チヤンネルFETへ変形することで十分である。 それ故に、FETが使用され、上部分離領域で
そのソース領域を形成し、NPNトランジスタの
ベース領域でそのドレイン領域を形成する。即
ち、これらの領域間のエピタキシヤル層の表面
が、チヤンネル領域を構成する。配線はVG＝VD
となることを保証するものである。第１Ｂ図に示
されたFETが、テスト構造体である。唯一の必
要条件は、測定を可能にするために、FETのし
きい値電圧VTが接合のブレークダウン電圧より
も低いことである。 酸化物の完全な特徴付けを得るために、最初に
含まれる種々の電荷の性質を理解することが、賢
明である。 ２つのＰ領域間に現れる漏れ電流は、シリコン
表面に誘導される電荷の存在から結果として生じ
るように思われる。これは、それが酸化物中の移
動性電荷により、又はシリコンからのキヤリヤの
注入により、起こされ得ることを意味する。しか
しながら、負の電荷は、シリコンを通る導電パス
を生じるのに、Si―SiO2の界面で必要である。 このような条件は、酸化物中の負の移動性イオ
ンが、バーン・イン・ステツプの間に界面へ移動
しているときに、起きる。即ち、正の移動性イオ
ンにより中和される不動性の負イオンが、界面か
ら移動して、負の電荷を残すとき。シリコンの電
子が酸化物へ注入されるとき。そして電子が酸化
物中にトラツプされるとき。 多くの実験から、Ｎ領域に影響を与える反転現
象（漏れ電流を生じる）は、正又は負の移動性電
荷の転送中には存在しないことが、証明された。
シリコンの電子がバーン・イン・ステツプの間に
注入されること、そして界面付近にトラツプされ
るときに、これらの電子が本質的に漏れ電流の原
因となることが、示された。 最後に、漏れ電流が酸化物の物理的パラメータ
（密度、量等）に依存するのではなくて、電気的
パラメータNeff（酸化物中の電荷密度）、NSS（界面
の状態密度）、並びにND（エピタキシヤル層の不
純物濃度）に依存するという結論が導き出され
た。後で有力な即ち広く用いられているパラメー
タと呼ばれるこれらパラメータは、酸化物中の電
子のトラツピング（トラツプ等の数の関数であ
る）の他に、バーン・イン・ステツプの間に生じ
る電流（拡散電流、界面再結合電流、電子の注入
及びトンネル効果によつて生じる、酸化物中への
シリコン電子の注入電流より成る）を特徴付ける
唯一のものである。 パート：相関関係の確立 漏れ電流及び信頼性の結果を特徴付ける、これ
ら３つのパラメータNeff，NSS及びNDの各々の間
には、何も相関関係がないことがわかつた。しか
しながら、系統的な調査の後で、バーン・イン・
処理手順のデータとFETによる特徴付けの結果
とを比較することによりもたされる、非常に良い
相関関係が、破損時間Ｔ（例えば、T50）と広く
用いられているパラメータ、即ち、界面状態密度
NSS、酸化物の電荷密度Neff、並びにエピタキシ
ヤル層の不純物濃度NDの平方根との間に確立さ
れた。ＡからＥまで印された薄片の５つの異なる
群において、後述するパートでさらに詳細に述
べられる計算の態様によつて、最初に、パラメー
タND、NSS及びNeffが測定された。そして、その
結果が、以下の表に示されている。
【表】
それから薄片は、先に詳述されたバーン・イ
ン・ステツプを受け、そしてT50がこれらの群の
各々について測定された。第２Ａ図では縦軸は、
信頼性関数の積即ちＲ＝NSS×Neff×ND 1/2を示
し、そして横軸は異なる破損時間T50を示す。こ
の図では、信頼性関数と信頼性の結果との間に存
在する優れた相関関係が良く示されている。 第２Ｂ図は、電荷トラツプの現象のみを含む信
頼性関数R′＝NSS×Neffを示す。それ故に、これ
は、エピタキシヤル層のドーピング濃度NDを考
慮していない。この関数は、特に群Ｃについてわ
ずかにより低い結果を提供する。 パート：有力なパラメータの計算態様 酸化物のより完全な特性のために、２つの一連
の測定が行なわれた。それらは、各々弱い反転及
び強い反転を示す曲線ID−VDにより示されてい
る。 (a) 弱い反転のもとで：NSSの決定 最初に第１Ｂ図に示されたテストFETトラン
ジスタは、その電圧VTが測定され、そしてこの
トランジスタは、それからわずかに小さな電圧に
（例えば、2Vのように）バイアスされる。弱い反
転のもとでは、FETトランジスタの性質を与え
る等式は、先行技術では公知である。例えば、次
の文献を参照されたい。即ち、“Inadequacy of
the Classical Theary of the MOS Transistor
under Weak Inversion ”by R.J.Van
Overstraeten et al.、IEEE Trans.On Electron
Devices、Vol.ED 20、December1973。 ηが曲線ID−VGの傾斜を表示するものであると
すると、 が上記文献から演繹され得る。 Cpxは、相当する酸化物のキヤパシテイであり、
CSSは、次の式により界面の電荷密度NSSに関係付
けられる界面のキヤパシテイである。即ち、 CSS＝qNSS（界面の単位当り） (2) そしてCsiは、FETが反転であるときの界面の
キヤパシテイである。 上記(1)及び(2)を組合せて、CSSが消去され、そ
して次の式が得られる。即ち、 NSS＝Cpx／ηkT−１／ｑ（Cpx＋Csi） (3) この式において、η（傾斜の測定された値）、
ｋ，ｑ及びＴは、公知であり、Cpxは、直接酸化
物の厚さであるEpxに関係付けられ、そして、Csi
は、エピタキシヤル層表面の不純物濃度NDに直
接関係付けられる。即ち、 niは、シリコンの固有濃度であり、そしてUS
は、表面電位である。 言い換えると、 NSS＝Ｆ（Epx，ND） (5) Epx及びNDは、飽和のもとでは曲線ID−VGから
計算されることになる。 表面安定化層が単一のSiO2層ではなくて、
SiO2／Si3N4／SiO2の混合層である場合には、
“相当する酸化物のキヤパシテイ”Cpx及び“相当
する酸化物の厚さ”epxが用いられる。 (b) 強い反転及び飽和のもとで FETは、それが強い反転、即ち飽和となるよ
うに、バイアスされる。これらの条件のもとで
FETの性質を支配する等式は、次の参照すべき
文献に見出され得る。即ち、 N.A.T.O.“Advanced Study Institute for
ICDesign”19―29、July、1977、F.M.Klaasen
―Review of Physical Models for MOS
Transistor、published by the Catholic
University of Louvain。しきい電圧VT、飽和の
もとではVTSは、次の関係により与えられる。即
ち、 VTS＝VS＋2φF＋φns −Qpx／Cpx−ｋ√（−S−2F） (6) この式では、VSは、ソース領域の電位であり、
φFは、平衡でのフエミル・レベルであり、φns
は、金属―シリコンの仕事関数であり、Qpxは、
相当する酸化物の電荷であり、そしてｋは、次の
ような公知の係数である。即ち、 ここで、εsiは、シリコンの誘電率である。 ２つの決められた異なるソース領域のバイアス
VS1及びVS2に対応するしきい電圧VTS1及びVTS2に
ついて２つの測定をなし、そしてVTS2−VTS1を実
行すると、ｋは、次のように計算される。即ち、 それから、Qpxが、式(6)から誘導され、Qpx＝
qNeffとなる。ここで、Neffは、次のようになる。
即ち、 Neff＝Cpx／ｑ（VS1＋2φF＋Qns −VTS1−ｋ√（−S1−2F） (8) Neffは、Epx（Cpxによつて）及びND（ｋによつ
て）の関数であり、次のように書かれ得る。即
ち、 Neff＝Ｇ（Epx、ND） (9) しかし、式(7)から、次のことがわかる。即ち、
ン・ステツプを受け、そしてT50がこれらの群の
各々について測定された。第２Ａ図では縦軸は、
信頼性関数の積即ちＲ＝NSS×Neff×ND 1/2を示
し、そして横軸は異なる破損時間T50を示す。こ
の図では、信頼性関数と信頼性の結果との間に存
在する優れた相関関係が良く示されている。 第２Ｂ図は、電荷トラツプの現象のみを含む信
頼性関数R′＝NSS×Neffを示す。それ故に、これ
は、エピタキシヤル層のドーピング濃度NDを考
慮していない。この関数は、特に群Ｃについてわ
ずかにより低い結果を提供する。 パート：有力なパラメータの計算態様 酸化物のより完全な特性のために、２つの一連
の測定が行なわれた。それらは、各々弱い反転及
び強い反転を示す曲線ID−VDにより示されてい
る。 (a) 弱い反転のもとで：NSSの決定 最初に第１Ｂ図に示されたテストFETトラン
ジスタは、その電圧VTが測定され、そしてこの
トランジスタは、それからわずかに小さな電圧に
（例えば、2Vのように）バイアスされる。弱い反
転のもとでは、FETトランジスタの性質を与え
る等式は、先行技術では公知である。例えば、次
の文献を参照されたい。即ち、“Inadequacy of
the Classical Theary of the MOS Transistor
under Weak Inversion ”by R.J.Van
Overstraeten et al.、IEEE Trans.On Electron
Devices、Vol.ED 20、December1973。 ηが曲線ID−VGの傾斜を表示するものであると
すると、 が上記文献から演繹され得る。 Cpxは、相当する酸化物のキヤパシテイであり、
CSSは、次の式により界面の電荷密度NSSに関係付
けられる界面のキヤパシテイである。即ち、 CSS＝qNSS（界面の単位当り） (2) そしてCsiは、FETが反転であるときの界面の
キヤパシテイである。 上記(1)及び(2)を組合せて、CSSが消去され、そ
して次の式が得られる。即ち、 NSS＝Cpx／ηkT−１／ｑ（Cpx＋Csi） (3) この式において、η（傾斜の測定された値）、
ｋ，ｑ及びＴは、公知であり、Cpxは、直接酸化
物の厚さであるEpxに関係付けられ、そして、Csi
は、エピタキシヤル層表面の不純物濃度NDに直
接関係付けられる。即ち、 niは、シリコンの固有濃度であり、そしてUS
は、表面電位である。 言い換えると、 NSS＝Ｆ（Epx，ND） (5) Epx及びNDは、飽和のもとでは曲線ID−VGから
計算されることになる。 表面安定化層が単一のSiO2層ではなくて、
SiO2／Si3N4／SiO2の混合層である場合には、
“相当する酸化物のキヤパシテイ”Cpx及び“相当
する酸化物の厚さ”epxが用いられる。 (b) 強い反転及び飽和のもとで FETは、それが強い反転、即ち飽和となるよ
うに、バイアスされる。これらの条件のもとで
FETの性質を支配する等式は、次の参照すべき
文献に見出され得る。即ち、 N.A.T.O.“Advanced Study Institute for
ICDesign”19―29、July、1977、F.M.Klaasen
―Review of Physical Models for MOS
Transistor、published by the Catholic
University of Louvain。しきい電圧VT、飽和の
もとではVTSは、次の関係により与えられる。即
ち、 VTS＝VS＋2φF＋φns −Qpx／Cpx−ｋ√（−S−2F） (6) この式では、VSは、ソース領域の電位であり、
φFは、平衡でのフエミル・レベルであり、φns
は、金属―シリコンの仕事関数であり、Qpxは、
相当する酸化物の電荷であり、そしてｋは、次の
ような公知の係数である。即ち、 ここで、εsiは、シリコンの誘電率である。 ２つの決められた異なるソース領域のバイアス
VS1及びVS2に対応するしきい電圧VTS1及びVTS2に
ついて２つの測定をなし、そしてVTS2−VTS1を実
行すると、ｋは、次のように計算される。即ち、 それから、Qpxが、式(6)から誘導され、Qpx＝
qNeffとなる。ここで、Neffは、次のようになる。
即ち、 Neff＝Cpx／ｑ（VS1＋2φF＋Qns −VTS1−ｋ√（−S1−2F） (8) Neffは、Epx（Cpxによつて）及びND（ｋによつ
て）の関数であり、次のように書かれ得る。即
ち、 Neff＝Ｇ（Epx、ND） (9) しかし、式(7)から、次のことがわかる。即ち、
【式】ここでND＝k2C2 px／2qεS (10)
即ち ND＝Ｈ（Epx） (11)
NDは方法のパラメータであり、そして、一般
に、それは仕様書からわかることに、注意すべき
だ。このような測定の唯一の目的は、より特定し
た決定のためである。 問題は、Epxを決定することにある。相当する
酸化物の厚さEpxは、飽和での曲線ID−VGの傾斜
s2から、即ち、ID＝s2（VG−VT）2から計算される。
Klaasenによる教示から、次のことがわかる。即
ち、 s2＝β／２（γ＋１） (12) ここで β＝μpεpxＷ／Epx（Ｌ−） (13) これらの式で、εpxは、酸化物の誘電率であり
εsiは、シリコンの誘電率であり、μpは、正孔の移
動率であり、そしてＷ及びＬは、FET装置の
各々幅及び長さである。（第１Ｂ図参照）。 値Ｗ及びＬは、光学的な測定から決定され、そ
しては、計算操作によつて決定される。 Epxの値は、式(12)，(13)、及び(14)から導出される
。
即ち、 Epxの値は、NDの項で与えられる。即ち、 Epx＝Ｉ（ND） (16) 要約すると、飽和での特性ID−VGから２つの等
式が得られた。即ち、一方は、飽和でのしきい電
圧における測定からのものであり、次のように与
えられる。 ND＝Ｈ（Epx） (11) 他方は、傾斜における測定からのものであり、
次のように与えられる。 Epx＝Ｉ（ND） (16) 第３図は、特定の実施例における、曲線の傾斜
を示している。即ち、曲線Ｈ及びＩの交点は、解
Epx及びNHD（第３図に示された場合には、Epx≠
570nm及びND≠22101616原子／cm3）である。Epx
及びNDから見出される値は、Neffの決定を導く
式(8)、並びにNSSの決定を導く式(4)中へ導入され
る。 第４図は、ブロツク・ダイヤグラムで、信頼性
関数Ｒの有力なパラメータ、即ちNeff、ND及び
NSSの計算を示す。ブロツク２１は、研究データ
の基礎を構成するために念入りになされる電気的
（VTS1，VTS2，VS1，VS2，η，ｓ，…）及び光学
的（Ｗ，Ｌ）の両方の直接的な測定から結果とし
て得られる、スタートにおける全てのデータに対
するものであるブロツク２２は、関数Epx＝Ｉ
（ND）及びND＝Ｈ（Epx）のプロツト動作に対する
ものである。それから、連続する相互作用を通し
て、地点Ｍの座標に対応するそれらの値ND及び
Epxを近似させることがなされる。このために、
製造の仕様書によつて提供される値NDOが使用さ
れるが、これは、曲線ND＝Ｈ（Epx）の助けでND
の近似値を提供するものである。Ｍ１を提供する
値（Epx）pを与える地点Ｍ０が見出される。あら
かじめ、地点Ｍ０，Ｍ１，……が地点Ｍに収れん
していることを確かめる。ブロツク２３は、その
ためのものである。ブロツク２４は、必要な精度
が達成されるまで（ブロツク２５）、連続する相
互作用Ｍ０，Ｍ１，Ｍ２，……，Mnのさらに計
算するためのものである。その結果、即ち、値
ND，NSS，Neff及びEpxは、ブロツク２６中で利用
できるし、そして信頼性関数Ｒの値は、ブロツク
２７中で利用できる。第４図に示されたブロツ
ク・ダイヤグラムは、自動的なデータ処理手順の
プログラムの実施についての基礎として用いられ
得る。 パート：産業上の適用 産業ベースでは、特徴付けの方法は、次のよう
に実施される。即ち、 最初に、所与の製造ラインが、２つ（又はそれ
以上）の異なるウエハの群に対して、関数Ｒを計
算することによつて持徴付けられる。そして、バ
ーン・イン・ステツプの後に、対応する破損時間
T50が計算される。曲線Ｒ＝ｆ（T50）がプロツト
される。それから、所定の群については、その信
頼性関数Ｒ１を計算し、そして直接曲線Ｒ＝ｆ
（T50）から、その対応する破損時間（T50）1を演
繹するのに十分である。それ故に、複雑で時間を
消費するバーン・イン操作を避けることになる。 それ故に、この方法は、新規な半導体製品の開
発において多くの時間を節約するので、開発技術
で使用されるパイロツト・ラインと、最初に選択
されそれから修正され得る起こり得る信頼性の欠
如に対して迅速に反応することができるので、製
造ラインとの両方に対して、かなりの利益を有し
ている。この結果、このように製造される欠陥の
ある薄片の量は、かなり減少される。 例えば、この特徴付けの方法では、Ｐ領域中の
オートドーピングの欠陥、さもなければ、上部Ｐ
―型の分離領域中のレジストレーシヨンの欠陥を
迅速に検出することができた。しかも、アルミニ
ウム導電体が形成された後にプロセスの終りで行
なわれる、25分間、400℃での通常のアニーリン
グ・ステツプは、水素雰囲気中で行なわれるとき
にのみ、有利であることが検出された。実際、以
下の表に示す結果が得られた。即ち、
に、それは仕様書からわかることに、注意すべき
だ。このような測定の唯一の目的は、より特定し
た決定のためである。 問題は、Epxを決定することにある。相当する
酸化物の厚さEpxは、飽和での曲線ID−VGの傾斜
s2から、即ち、ID＝s2（VG−VT）2から計算される。
Klaasenによる教示から、次のことがわかる。即
ち、 s2＝β／２（γ＋１） (12) ここで β＝μpεpxＷ／Epx（Ｌ−） (13) これらの式で、εpxは、酸化物の誘電率であり
εsiは、シリコンの誘電率であり、μpは、正孔の移
動率であり、そしてＷ及びＬは、FET装置の
各々幅及び長さである。（第１Ｂ図参照）。 値Ｗ及びＬは、光学的な測定から決定され、そ
しては、計算操作によつて決定される。 Epxの値は、式(12)，(13)、及び(14)から導出される
。
即ち、 Epxの値は、NDの項で与えられる。即ち、 Epx＝Ｉ（ND） (16) 要約すると、飽和での特性ID−VGから２つの等
式が得られた。即ち、一方は、飽和でのしきい電
圧における測定からのものであり、次のように与
えられる。 ND＝Ｈ（Epx） (11) 他方は、傾斜における測定からのものであり、
次のように与えられる。 Epx＝Ｉ（ND） (16) 第３図は、特定の実施例における、曲線の傾斜
を示している。即ち、曲線Ｈ及びＩの交点は、解
Epx及びNHD（第３図に示された場合には、Epx≠
570nm及びND≠22101616原子／cm3）である。Epx
及びNDから見出される値は、Neffの決定を導く
式(8)、並びにNSSの決定を導く式(4)中へ導入され
る。 第４図は、ブロツク・ダイヤグラムで、信頼性
関数Ｒの有力なパラメータ、即ちNeff、ND及び
NSSの計算を示す。ブロツク２１は、研究データ
の基礎を構成するために念入りになされる電気的
（VTS1，VTS2，VS1，VS2，η，ｓ，…）及び光学
的（Ｗ，Ｌ）の両方の直接的な測定から結果とし
て得られる、スタートにおける全てのデータに対
するものであるブロツク２２は、関数Epx＝Ｉ
（ND）及びND＝Ｈ（Epx）のプロツト動作に対する
ものである。それから、連続する相互作用を通し
て、地点Ｍの座標に対応するそれらの値ND及び
Epxを近似させることがなされる。このために、
製造の仕様書によつて提供される値NDOが使用さ
れるが、これは、曲線ND＝Ｈ（Epx）の助けでND
の近似値を提供するものである。Ｍ１を提供する
値（Epx）pを与える地点Ｍ０が見出される。あら
かじめ、地点Ｍ０，Ｍ１，……が地点Ｍに収れん
していることを確かめる。ブロツク２３は、その
ためのものである。ブロツク２４は、必要な精度
が達成されるまで（ブロツク２５）、連続する相
互作用Ｍ０，Ｍ１，Ｍ２，……，Mnのさらに計
算するためのものである。その結果、即ち、値
ND，NSS，Neff及びEpxは、ブロツク２６中で利用
できるし、そして信頼性関数Ｒの値は、ブロツク
２７中で利用できる。第４図に示されたブロツ
ク・ダイヤグラムは、自動的なデータ処理手順の
プログラムの実施についての基礎として用いられ
得る。 パート：産業上の適用 産業ベースでは、特徴付けの方法は、次のよう
に実施される。即ち、 最初に、所与の製造ラインが、２つ（又はそれ
以上）の異なるウエハの群に対して、関数Ｒを計
算することによつて持徴付けられる。そして、バ
ーン・イン・ステツプの後に、対応する破損時間
T50が計算される。曲線Ｒ＝ｆ（T50）がプロツト
される。それから、所定の群については、その信
頼性関数Ｒ１を計算し、そして直接曲線Ｒ＝ｆ
（T50）から、その対応する破損時間（T50）1を演
繹するのに十分である。それ故に、複雑で時間を
消費するバーン・イン操作を避けることになる。 それ故に、この方法は、新規な半導体製品の開
発において多くの時間を節約するので、開発技術
で使用されるパイロツト・ラインと、最初に選択
されそれから修正され得る起こり得る信頼性の欠
如に対して迅速に反応することができるので、製
造ラインとの両方に対して、かなりの利益を有し
ている。この結果、このように製造される欠陥の
ある薄片の量は、かなり減少される。 例えば、この特徴付けの方法では、Ｐ領域中の
オートドーピングの欠陥、さもなければ、上部Ｐ
―型の分離領域中のレジストレーシヨンの欠陥を
迅速に検出することができた。しかも、アルミニ
ウム導電体が形成された後にプロセスの終りで行
なわれる、25分間、400℃での通常のアニーリン
グ・ステツプは、水素雰囲気中で行なわれるとき
にのみ、有利であることが検出された。実際、以
下の表に示す結果が得られた。即ち、
【表】
通常の製品は、実質的に、第２Ａ図の群Ｃに対
応する。一方、水素雰囲気中でのアニーリング・
ステツプを受けて後の製品は、同じ図ではＦによ
つて示されており、2000時間の破損時間T50を有
している。それ故に、この改良は直かに検出され
たが、信頼性関数の交換は、先に開示した計算技
術（パート及び第４図）により、迅速になされ
る。アニーリング・ステツプにおけるこの変動
は、製造ラインにおいて直かに実施された。
応する。一方、水素雰囲気中でのアニーリング・
ステツプを受けて後の製品は、同じ図ではＦによ
つて示されており、2000時間の破損時間T50を有
している。それ故に、この改良は直かに検出され
たが、信頼性関数の交換は、先に開示した計算技
術（パート及び第４図）により、迅速になされ
る。アニーリング・ステツプにおけるこの変動
は、製造ラインにおいて直かに実施された。
第１Ａ図は、分離領域とベース領域との間に寄
生的なPNPトランジスタが存在する通常のバイ
ポーラNPNトランジスタ構造を示す。第１Ｂ図
は、異なる配線以外は第１Ａ図と同じ構造を示す
もので、本発明のテスト構造体として含まれるＰ
―チヤンネルのFETを認識することができる。
第２Ａ図は、Ｒ＝NSS・Neff・ND 1/2であるとき
の、時間で表わされた破損時間T50による信頼性
関数における変化を示す（NSSは界面の電荷密度
であり、Neffは相当する酸化物の電荷であり、そ
してNDはエピタキシヤル層中の原子／cm3の濃度
である）。第２Ｂ図は、Ｒ＝NSS・Neffのときの、
時間で表わされた破損時間T50による信頼性関数
Ｒにおける変化を示す。第３図は、Epx＝Ｉ（ND）
及びND＝Ｈ（Epx）の曲線を示す（Epx）は、ナノ
メータで表わされた表面安定化酸化物層の厚さで
ある）。第４図は、自動的な処理手順の適用にお
いて信頼性関数Ｒ中の有力なパラメータを計算す
るためのブロツク・ダイヤグラムである。
生的なPNPトランジスタが存在する通常のバイ
ポーラNPNトランジスタ構造を示す。第１Ｂ図
は、異なる配線以外は第１Ａ図と同じ構造を示す
もので、本発明のテスト構造体として含まれるＰ
―チヤンネルのFETを認識することができる。
第２Ａ図は、Ｒ＝NSS・Neff・ND 1/2であるとき
の、時間で表わされた破損時間T50による信頼性
関数における変化を示す（NSSは界面の電荷密度
であり、Neffは相当する酸化物の電荷であり、そ
してNDはエピタキシヤル層中の原子／cm3の濃度
である）。第２Ｂ図は、Ｒ＝NSS・Neffのときの、
時間で表わされた破損時間T50による信頼性関数
Ｒにおける変化を示す。第３図は、Epx＝Ｉ（ND）
及びND＝Ｈ（Epx）の曲線を示す（Epx）は、ナノ
メータで表わされた表面安定化酸化物層の厚さで
ある）。第４図は、自動的な処理手順の適用にお
いて信頼性関数Ｒ中の有力なパラメータを計算す
るためのブロツク・ダイヤグラムである。
Claims (1)
- １ バイポーラ半導体装置の製造ラインで該半導
体装置の表面安定化酸化膜をゲート酸化膜とする
FET型のテスト構造体を含むバイポーラ半導体
装置を形成し、上記構造体のゲート酸化膜の厚さ
が異なる上記装置の複数個を選択し、選択した装
置の各々について上記テスト構造体から積Nss・
Neffに実質的に等しい信頼性関数Ｒを計算し（こ
こで、Nssは、上記構造体のチヤンネル領域にお
ける界面の電荷密度であり、Neffは、上記構造体
のゲート酸化膜の電荷密度であり、Nss及びNeff
は、上記ゲート酸化膜の厚さの関数である）、上
記選択した装置についてバーン・イン・ステツプ
を経て破損時間Ｔを測定し、曲線Ｒ＝ｆ（Ｔ）を
プロツトし、上記選択した装置以外の装置につい
て上記信頼性関数を計算してその破損時間Ｔを上
記プロツトした曲線に基づいて決定することを特
徴とするバイポーラ半導体装置の診断方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP81430036.4 | 1981-10-28 | ||
| EP81430036A EP0077862B1 (fr) | 1981-10-28 | 1981-10-28 | Procédé de caractérisation du comportement en fiabilité de dispositifs semi-conducteurs bipolaires |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5879732A JPS5879732A (ja) | 1983-05-13 |
| JPS632141B2 true JPS632141B2 (ja) | 1988-01-18 |
Family
ID=8188600
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57135806A Granted JPS5879732A (ja) | 1981-10-28 | 1982-08-05 | バイポ−ラ半導体装置の診断方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4520448A (ja) |
| EP (1) | EP0077862B1 (ja) |
| JP (1) | JPS5879732A (ja) |
| DE (1) | DE3173901D1 (ja) |
Families Citing this family (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1215273B (it) * | 1985-05-09 | 1990-01-31 | Ates Componenti Elettron | Procedimento e dispositivo per identificare transistori parassiti in una struttura integrata. |
| US4860080A (en) * | 1987-03-31 | 1989-08-22 | General Electric Company | Isolation for transistor devices having a pilot structure |
| US5646540A (en) * | 1989-04-19 | 1997-07-08 | Interuniversitair Micro-Elektronic Centrum Vzw | Apparatus and method for measuring electromagnetic ageing parameter of a circuit element and predicting its values |
| US5262672A (en) * | 1989-08-09 | 1993-11-16 | National Semiconductor Corporation | Apparatus for improvement of interconnection capacitance |
| US5107320A (en) * | 1989-08-09 | 1992-04-21 | National Semiconductor Corporation | Method and apparatus for improvement of interconnection capacitance |
| US5410490A (en) * | 1991-09-03 | 1995-04-25 | Hewlett-Packard Company | Electromigration verification method and apparatus |
| US5519336A (en) * | 1992-03-03 | 1996-05-21 | Honeywell Inc. | Method for electrically characterizing the insulator in SOI devices |
| US5325054A (en) * | 1992-07-07 | 1994-06-28 | Texas Instruments Incorporated | Method and system for screening reliability of semiconductor circuits |
| US5394101A (en) * | 1993-01-15 | 1995-02-28 | National Semiconductor Corporation | Method for detecting mobile ions in a semiconductor device |
| US5600578A (en) * | 1993-08-02 | 1997-02-04 | Advanced Micro Devices, Inc. | Test method for predicting hot-carrier induced leakage over time in short-channel IGFETs and products designed in accordance with test results |
| US5598102A (en) * | 1993-08-19 | 1997-01-28 | Texas Instruments Incorporated | Method for detecting defects in semiconductor insulators |
| JPH07130817A (ja) * | 1993-10-30 | 1995-05-19 | Sony Corp | 金属配線の信頼性評価方法及び金属配線の信頼性評価装置 |
| US5486772A (en) * | 1994-06-30 | 1996-01-23 | Siliconix Incorporation | Reliability test method for semiconductor trench devices |
| US5485097A (en) * | 1994-08-08 | 1996-01-16 | Advanced Micro Devices, Inc. | Method of electrically measuring a thin oxide thickness by tunnel voltage |
| JP3206374B2 (ja) * | 1995-06-19 | 2001-09-10 | 松下電器産業株式会社 | 回路機能ブロックの信頼性試験方法 |
| DE19610065A1 (de) * | 1996-03-14 | 1997-09-18 | Siemens Ag | Verfahren zur Abschätzung der Lebensdauer eines Leistungshalbleiter-Bauelements |
| WO1998045719A1 (en) | 1997-04-04 | 1998-10-15 | University Of Florida | Method for testing and diagnosing mos transistors |
| US5986281A (en) * | 1997-10-23 | 1999-11-16 | Lucent Technologies, Inc. | Circuit and method for predicting failure rates in a semiconductor device |
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