JPS5892268A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS5892268A JPS5892268A JP56191463A JP19146381A JPS5892268A JP S5892268 A JPS5892268 A JP S5892268A JP 56191463 A JP56191463 A JP 56191463A JP 19146381 A JP19146381 A JP 19146381A JP S5892268 A JPS5892268 A JP S5892268A
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- Japan
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- oxide film
- polycrystalline silicon
- film
- forming
- manufacturing
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
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- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、多層多結晶ゲニト構造を有するＭＯ８形半導
体集積回路に関する。
体集積回路に関する。
ＭＯ８型トランジスタを用いて形成される半導体集積回
路（以下ＭＯ８ＩＣと記す）、たとえば、ダイナミック
ＲＡＭあるいは電荷結合素子（ＣＯＤ）ではその集積度
が極めて高＜６．２層あるいは３層の多結晶シリコンゲ
ートを具備するＭＯ８形トランジスタ構造が用いられて
いる。また、設計のだめのデザインルールも６μｍを基
準とするデザインルールから２〜３μｍを基準色するデ
ザインルールへと移シ、さらに、ＭＯ８型トランジスタ
のゲ−ト酸化膜の厚みも１０００人程度０厚みから４０
０〜６００人程度の厚みへと薄くなり、高集積化がます
ます進む方向にある。
路（以下ＭＯ８ＩＣと記す）、たとえば、ダイナミック
ＲＡＭあるいは電荷結合素子（ＣＯＤ）ではその集積度
が極めて高＜６．２層あるいは３層の多結晶シリコンゲ
ートを具備するＭＯ８形トランジスタ構造が用いられて
いる。また、設計のだめのデザインルールも６μｍを基
準とするデザインルールから２〜３μｍを基準色するデ
ザインルールへと移シ、さらに、ＭＯ８型トランジスタ
のゲ−ト酸化膜の厚みも１０００人程度０厚みから４０
０〜６００人程度の厚みへと薄くなり、高集積化がます
ます進む方向にある。
第１図は従来のＭＯ５ＩＣたとえばダイナミックＲＡＭ
用として知られている基本セル断面構造を示す図であり
、図中１はシリコン基板、２はフィールド酸化膜、３は
第１ゲート酸化膜、４は第２ゲート酸化膜、６は第１ゲ
ート多結晶シリコン膜、６は第２ゲート多結晶シリコン
膜、７は絶縁ならびに表面保護用の５ｉｎ２膜、８，９
．１０はアルミニウム（Ａ１）電極、１１はソース、ド
レイン拡散部、１２はチャンネルストッパ領域そして１
３は濃度コントロールのなされた表面層である。
用として知られている基本セル断面構造を示す図であり
、図中１はシリコン基板、２はフィールド酸化膜、３は
第１ゲート酸化膜、４は第２ゲート酸化膜、６は第１ゲ
ート多結晶シリコン膜、６は第２ゲート多結晶シリコン
膜、７は絶縁ならびに表面保護用の５ｉｎ２膜、８，９
．１０はアルミニウム（Ａ１）電極、１１はソース、ド
レイン拡散部、１２はチャンネルストッパ領域そして１
３は濃度コントロールのなされた表面層である。
以上のような構造によって、第２図の等価回路であられ
される基本セルが得られる。
される基本セルが得られる。
ところで、６μｍを基準とするデザインルールにより、
たとえばゲート酸化膜厚が１ｏＯＯ人の１６にビットダ
イナミックＲＡＭを製作するにあたり従来は第３図（ａ
）〜（０で示す製造工程の下で製作がなされていた。以
下に具体例を示して説明する。
たとえばゲート酸化膜厚が１ｏＯＯ人の１６にビットダ
イナミックＲＡＭを製作するにあたり従来は第３図（ａ
）〜（０で示す製造工程の下で製作がなされていた。以
下に具体例を示して説明する。
先ず、Ｐ型（１ｏＯ）、比抵抗１５Ω−偏のシリコン基
板１を出発材料として用い、選択酸化法により１０００
０人の厚みのフィールド酸化膜２とこの下部に深さが１
．５μｍのＰ＋形チャンネルストッパ領域１２を形成す
る〔第３図（ａ）〕。次いで、第３図（ｂ）で示すよう
に、フィールド酸化膜２によって覆われることなく露呈
するシリコン基板上に厚さ１Ｏｏｏ人の第１ゲート酸化
膜３を形成し、さらにＭＯ８形トランジスタのしきい値
（ｖＴ）を制御するためにボロンイオン（Ｂ＋）をイオ
ン注入する。
板１を出発材料として用い、選択酸化法により１０００
０人の厚みのフィールド酸化膜２とこの下部に深さが１
．５μｍのＰ＋形チャンネルストッパ領域１２を形成す
る〔第３図（ａ）〕。次いで、第３図（ｂ）で示すよう
に、フィールド酸化膜２によって覆われることなく露呈
するシリコン基板上に厚さ１Ｏｏｏ人の第１ゲート酸化
膜３を形成し、さらにＭＯ８形トランジスタのしきい値
（ｖＴ）を制御するためにボロンイオン（Ｂ＋）をイオ
ン注入する。
次いで、リン乃をドープした多結晶シリコンを４０００
人の厚さに蒸着したのち、所定の食刻処理を施し、第１
ゲート多結晶シリコン膜６を形成する〔第３図（Ｃ）〕
。なお、第１ゲート多結晶シリコン膜６の下部には適当
なしきい値電圧を得るだめの濃度に制御され九層１３が
ある。
人の厚さに蒸着したのち、所定の食刻処理を施し、第１
ゲート多結晶シリコン膜６を形成する〔第３図（Ｃ）〕
。なお、第１ゲート多結晶シリコン膜６の下部には適当
なしきい値電圧を得るだめの濃度に制御され九層１３が
ある。
次に、第３図（ｄ）で示すように、厚さ１Ｏｏｏ人の第
２ゲート酸化膜４を形成する。この後、前記と同様にし
て（Ｐ）をドープした厚さ４０００人の第２ゲート多結
晶シリコン膜６を所定の部分に形成したのち、ソース、
ドレイン拡散部を形成するだめ砒素イオン（Ａｓ”）を
矢印のごとくイオン注入する〔第３図（ｅ）〕。そして
、最後に絶縁ならびに保護用の膜としてリンガラス膜７
を８０００人の厚みで堆積し、さらに電極配線用の窓を
穿設することにより基本セルの要部が完成する〔第３図
（わ〕。
２ゲート酸化膜４を形成する。この後、前記と同様にし
て（Ｐ）をドープした厚さ４０００人の第２ゲート多結
晶シリコン膜６を所定の部分に形成したのち、ソース、
ドレイン拡散部を形成するだめ砒素イオン（Ａｓ”）を
矢印のごとくイオン注入する〔第３図（ｅ）〕。そして
、最後に絶縁ならびに保護用の膜としてリンガラス膜７
を８０００人の厚みで堆積し、さらに電極配線用の窓を
穿設することにより基本セルの要部が完成する〔第３図
（わ〕。
次に、約１μｍの厚さのＡ１層を設け、これを電極８〜
１ｏとして独立させることにより第１図で示した構造が
得られる。
１ｏとして独立させることにより第１図で示した構造が
得られる。
しかしながら、上記の基本セルの製造方法を駆使して、
２〜３μｍを基準とするデザインルールに基づく、ゲー
ト酸化膜厚４００〜６００人、フィールド酸化膜厚６０
００人の６４にビットダイナミックＲＡＭを製作した場
合、殆んどのウェーハにおいてメモリーセル（ビット）
間で５００μＡ〜１ｍＡにも達する太きなリーク電流が
観測され、しだところ、セルの第２ゲート多結晶シリコ
ン膜がリーク電流の発生源になっていることが判明した
。また、走査形電子顕微鏡による観察の結果、第４図で
示すように、第１ゲート多結晶／リコン膜６の下部の凹
所１４に第２ゲート多結晶シリコン膜の一部が残留し、
これがリーク電流の発生源となっていることが明らかと
なった。さらに、図示した第２ゲート多結晶シリコン膜
の一部の残留は、第１ゲート多結晶シリコン膜５の形成
時に、しきい値電圧の制御精度を高めるだめに施される
エツチングにより形成されるフィールド酸化膜２のひさ
し状部分の下部にできる凹所１４に第２ゲート多結晶シ
リコン膜が入り込み、これがエツチングにより除去され
ることなく残存することによることも判明した。この不
都合を除去するためには、第２ゲート多結晶シリコン膜
のエツチング時にオーバエツチングとなるようエツチン
グ処理を施せばよいところであるが、この場合、サイド
エツチングによるゲート幅の減少が発生し、このことに
より、しきい値電圧の制御精度が著しく損われてしまう
。
２〜３μｍを基準とするデザインルールに基づく、ゲー
ト酸化膜厚４００〜６００人、フィールド酸化膜厚６０
００人の６４にビットダイナミックＲＡＭを製作した場
合、殆んどのウェーハにおいてメモリーセル（ビット）
間で５００μＡ〜１ｍＡにも達する太きなリーク電流が
観測され、しだところ、セルの第２ゲート多結晶シリコ
ン膜がリーク電流の発生源になっていることが判明した
。また、走査形電子顕微鏡による観察の結果、第４図で
示すように、第１ゲート多結晶／リコン膜６の下部の凹
所１４に第２ゲート多結晶シリコン膜の一部が残留し、
これがリーク電流の発生源となっていることが明らかと
なった。さらに、図示した第２ゲート多結晶シリコン膜
の一部の残留は、第１ゲート多結晶シリコン膜５の形成
時に、しきい値電圧の制御精度を高めるだめに施される
エツチングにより形成されるフィールド酸化膜２のひさ
し状部分の下部にできる凹所１４に第２ゲート多結晶シ
リコン膜が入り込み、これがエツチングにより除去され
ることなく残存することによることも判明した。この不
都合を除去するためには、第２ゲート多結晶シリコン膜
のエツチング時にオーバエツチングとなるようエツチン
グ処理を施せばよいところであるが、この場合、サイド
エツチングによるゲート幅の減少が発生し、このことに
より、しきい値電圧の制御精度が著しく損われてしまう
。
本発明は、以上説明してきた、不都合の排除を意図して
なされたもので、セル間のリーク電流を排除するととも
に、各層間の絶縁効果を高め、超高密度のＭＯ３ＩＣ，
たとえば６４にビットダイナミックＲＡＭを高歩留で製
造することのできる方法を提供するものである。
なされたもので、セル間のリーク電流を排除するととも
に、各層間の絶縁効果を高め、超高密度のＭＯ３ＩＣ，
たとえば６４にビットダイナミックＲＡＭを高歩留で製
造することのできる方法を提供するものである。
本発明では、リーク電流の発生原因となる部分の多結晶
シリコン膜を酸化物（Ｓ１０２）として絶縁物化し、リ
ーク電流を排除する・工程を従来の方法に追加するとと
もに、凹所１４内の多結晶シリコン残留物を酸化するに
あたり、ドレイン、ソース拡散部の深さに大きな変化を
もたらすことのないよう好ましくは水蒸気雰囲気中で１
０００℃以下の熱処理条件を設定したところに特徴があ
る。
シリコン膜を酸化物（Ｓ１０２）として絶縁物化し、リ
ーク電流を排除する・工程を従来の方法に追加するとと
もに、凹所１４内の多結晶シリコン残留物を酸化するに
あたり、ドレイン、ソース拡散部の深さに大きな変化を
もたらすことのないよう好ましくは水蒸気雰囲気中で１
０００℃以下の熱処理条件を設定したところに特徴があ
る。
因に、ゲート酸化膜厚を６００人とする２〜３μ基準の
プロセスでは、凹所１４内の多結晶シリコン残留物の大
きさは６００Å以下であるが、６００人の多結晶シリコ
ンを酸化物とするだめの処理として、乾燥０２雰囲気中
、１０００℃の熱処理を施した場合には約１０分間の処
理時間が、また、水蒸気雰囲気中１０００℃の熱処理に
よると、約１３分間の処理時間が必要とされる。これら
の熱処理を追加すると、ソース、ドレイン拡散部は約０
．２〜０．４μｍ深くなり、短チャンネル効果が助長さ
れてしまう。ところで、Ｐあるいはボロン（Ｂ）のドー
プされた多結晶シリコンの水蒸気雰囲気中での酸化速度
がこれらのドープされていないも９００℃で２．０．８
５０℃では２．６と１０００℃より低いところで大きく
なることも知られている。
プロセスでは、凹所１４内の多結晶シリコン残留物の大
きさは６００Å以下であるが、６００人の多結晶シリコ
ンを酸化物とするだめの処理として、乾燥０２雰囲気中
、１０００℃の熱処理を施した場合には約１０分間の処
理時間が、また、水蒸気雰囲気中１０００℃の熱処理に
よると、約１３分間の処理時間が必要とされる。これら
の熱処理を追加すると、ソース、ドレイン拡散部は約０
．２〜０．４μｍ深くなり、短チャンネル効果が助長さ
れてしまう。ところで、Ｐあるいはボロン（Ｂ）のドー
プされた多結晶シリコンの水蒸気雰囲気中での酸化速度
がこれらのドープされていないも９００℃で２．０．８
５０℃では２．６と１０００℃より低いところで大きく
なることも知られている。
本発明では、かかる水蒸気雰囲気中での低温処理による
酸化の選択性と拡散長への影響度の低さを積極的に利用
して凹所内の多結晶シリコン残留物を効果的に酸化物化
するとともに併せて、第２ゲート多結晶シリコン膜上に
も酸化膜を成長させ絶縁性を高めている。
酸化の選択性と拡散長への影響度の低さを積極的に利用
して凹所内の多結晶シリコン残留物を効果的に酸化物化
するとともに併せて、第２ゲート多結晶シリコン膜上に
も酸化膜を成長させ絶縁性を高めている。
以下に実施例に参照して本発明の製造方法を説する。第
３図（ａ）〜（ｅｌ）で示した従来の製造工程を同一構
造の基本セル構造をうる。なお、従来の基本セルとは、
フィールド酸化膜２の厚みが６０００人、第１．第２ゲ
ート酸化膜３，４の厚みが６００人、Ｐ＋形チャンネル
ストッパ領域１２の深さが０．８μｍ１ ソース、ド
レイン拡散部の深さが０．４μ■であることの４点で相
違している。かかる製造工程を経ることによって、第４
図で示したように凹所１４に多結晶シリコン残留物が残
る。
３図（ａ）〜（ｅｌ）で示した従来の製造工程を同一構
造の基本セル構造をうる。なお、従来の基本セルとは、
フィールド酸化膜２の厚みが６０００人、第１．第２ゲ
ート酸化膜３，４の厚みが６００人、Ｐ＋形チャンネル
ストッパ領域１２の深さが０．８μｍ１ ソース、ド
レイン拡散部の深さが０．４μ■であることの４点で相
違している。かかる製造工程を経ることによって、第４
図で示したように凹所１４に多結晶シリコン残留物が残
る。
次いで、流量をｓ ｌ／ｆ＋とじた乾燥酸素中で９００
℃の熱処理を１０分間施す第１の酸化処理を行い、引き
続いて水蒸気雰囲気（バブラ一温度９０’Ｃ。
℃の熱処理を１０分間施す第１の酸化処理を行い、引き
続いて水蒸気雰囲気（バブラ一温度９０’Ｃ。
流量４１／％ ）中で９０Ｑ°Ｃの第２酸化処理を３０
分間施す。かかる酸化処理によって多結晶シリコンは６
６０人酸化され、凹所１４内の多結晶シリコン残留物は
全て５１０２となった。また、第２ゲート多結晶シリコ
ン膜の上には約１３ｏＯ人の酸化膜が形成された。第５
図（＆）は以上の過程を経た基本セルの断面構造を示す
。なお、上記の酸化処理で乾燥酸素中での処理を施した
のは、多結晶シところで、水蒸気雰囲気中での酸化条件
は、酸化時間を極力短くするとともにソース、ドレイン
拡散部の拡散長の増加を避けることを考慮して決定する
必要がある。このためには不純物ドープ多結晶シリコン
と非不純物ドープ多結晶シリコンとの酸化速度比が大き
い温度、すなわち、１０００℃以下、のぞましくは８ｏ
ｏ〜９００’Ｃの処理温度とするのがよい。８ｏＯ〜９
００℃のは上記のように酸化速度比が２．０〜３．０と
大きく、また、酸化時間も最大で４０分程度で足りる。
分間施す。かかる酸化処理によって多結晶シリコンは６
６０人酸化され、凹所１４内の多結晶シリコン残留物は
全て５１０２となった。また、第２ゲート多結晶シリコ
ン膜の上には約１３ｏＯ人の酸化膜が形成された。第５
図（＆）は以上の過程を経た基本セルの断面構造を示す
。なお、上記の酸化処理で乾燥酸素中での処理を施した
のは、多結晶シところで、水蒸気雰囲気中での酸化条件
は、酸化時間を極力短くするとともにソース、ドレイン
拡散部の拡散長の増加を避けることを考慮して決定する
必要がある。このためには不純物ドープ多結晶シリコン
と非不純物ドープ多結晶シリコンとの酸化速度比が大き
い温度、すなわち、１０００℃以下、のぞましくは８ｏ
ｏ〜９００’Ｃの処理温度とするのがよい。８ｏＯ〜９
００℃のは上記のように酸化速度比が２．０〜３．０と
大きく、また、酸化時間も最大で４０分程度で足りる。
さらに、酸化膜耐圧もｓｏＶ以上は保証できる。かかる
条件設定の酸化処理後にソース、ドレイン拡散部の拡散
長を測定したところ、０．４μｍであり、酸化処理前の
拡散長に保たれていることが確認できた。
条件設定の酸化処理後にソース、ドレイン拡散部の拡散
長を測定したところ、０．４μｍであり、酸化処理前の
拡散長に保たれていることが確認できた。
次いで、第５図（ｂ）で示すように表面保護膜となるＳ
ｉＯ２膜７を形成したのち、所定の部分にコンタクト窓
を穿設する。そして最後にＡ１膜を１μｍの厚さに蒸着
し、ム１配線層を形成することにより、本発明の方法に
よる基本セルの形成が完了す次に示す表は、本発明の方
法と従来法により形成したＭＯ３ＩＣのセル間のリーク
不良々らびにム１配線−多結晶シリコン間のリーク不良
の比較検討結果を示す。
ｉＯ２膜７を形成したのち、所定の部分にコンタクト窓
を穿設する。そして最後にＡ１膜を１μｍの厚さに蒸着
し、ム１配線層を形成することにより、本発明の方法に
よる基本セルの形成が完了す次に示す表は、本発明の方
法と従来法により形成したＭＯ３ＩＣのセル間のリーク
不良々らびにム１配線−多結晶シリコン間のリーク不良
の比較検討結果を示す。
なお、不良とみなす基準は、測定系のリーク電流１００
ｎＡ以上を超えるリーク電流のあるチップとした。この
表から明らかなように、多結晶シリコン残留物を絶縁化
するだめの酸化処理を施す本発明の製造方法によれば１
．双方のリーク不良が激減していることが明らかである
。なお、上表の測定チップ数には、ウエーノ・周辺に位
置するものが含まれているため、これを除外するならば
本発明の製造方法ではリーク不良は殆んど零とみなすこ
とができる。
ｎＡ以上を超えるリーク電流のあるチップとした。この
表から明らかなように、多結晶シリコン残留物を絶縁化
するだめの酸化処理を施す本発明の製造方法によれば１
．双方のリーク不良が激減していることが明らかである
。なお、上表の測定チップ数には、ウエーノ・周辺に位
置するものが含まれているため、これを除外するならば
本発明の製造方法ではリーク不良は殆んど零とみなすこ
とができる。
以上説明したように、本発明によれば、多結晶シリコン
の残留物に起因するリーク不良が排除されるところとな
り、超高集積度の多層多結晶ゲートのＭＯ８ＩＣを高い
歩留りで製作することができる０
の残留物に起因するリーク不良が排除されるところとな
り、超高集積度の多層多結晶ゲートのＭＯ８ＩＣを高い
歩留りで製作することができる０
第１図は２−トランジスタ形ダイナミックＲＡＭの基本
セルの断面構造を示す図、第２図はその等価回路図、第
３図（＆）〜（ｆ）は従来の製造方法による基本セルの
製造過程金示す図、第４図はリーク不良原因となる多結
晶シリコン残留物の存在するセル部分を拡大して示す図
、第５図（ＩＬ）および（′ｂ）は本発明の方法の特徴
である酸化処理後のセルの拡大断面図ならびに表面絶縁
膜形成後のセル構造を示す拡大断面図である。 １・・・・・・シリコン基板、２・・・・・・フィール
ド酸化膜、３・・・・・・第１ゲート酸化膜、４・・・
・・第２ゲート酸化藤、５・・・・・・第１ゲート多結
晶シ１丁コン膜、６・・・・・・第２ゲート多結晶シリ
コン膜、７・・・・・・５ｉ０２膜、８．９．１０・・
・・・・アルミニウム電極、１１・・・・・・ソース、
ドレイン拡散部、１２・・・・・・チャンネルストッパ
ー領域、１３・・・・・・表面層、１４・・・・・・凹
所。 □ 代理人の氏名 弁理士 中 尾 敏 男 ほか１名
ｔ＃１４図 ５図
セルの断面構造を示す図、第２図はその等価回路図、第
３図（＆）〜（ｆ）は従来の製造方法による基本セルの
製造過程金示す図、第４図はリーク不良原因となる多結
晶シリコン残留物の存在するセル部分を拡大して示す図
、第５図（ＩＬ）および（′ｂ）は本発明の方法の特徴
である酸化処理後のセルの拡大断面図ならびに表面絶縁
膜形成後のセル構造を示す拡大断面図である。 １・・・・・・シリコン基板、２・・・・・・フィール
ド酸化膜、３・・・・・・第１ゲート酸化膜、４・・・
・・第２ゲート酸化藤、５・・・・・・第１ゲート多結
晶シ１丁コン膜、６・・・・・・第２ゲート多結晶シリ
コン膜、７・・・・・・５ｉ０２膜、８．９．１０・・
・・・・アルミニウム電極、１１・・・・・・ソース、
ドレイン拡散部、１２・・・・・・チャンネルストッパ
ー領域、１３・・・・・・表面層、１４・・・・・・凹
所。 □ 代理人の氏名 弁理士 中 尾 敏 男 ほか１名
ｔ＃１４図 ５図
Claims (1)
- 【特許請求の範囲】 （１）半導体基板の一方の主面側に第１酸化膜を選択的
に形成する工程、前記主面側環１酸化膜形成部を除く部
分に同第１酸化膜より薄い第２酸化膜を形成する工程、
前記第２酸化膜上に不純物のドープされた第１の多結晶
シリコン膜を選択的に形成する工程、同工程で形成した
第１の多結晶シリコン膜下の前記第２酸化膜を除く残部
の前記第２酸化膜を除去する工程、前記第２酸化膜の除
去部に露呈する半導体基板主面に前記第１酸化膜より薄
い第３酸化膜を形成する工程、同工程で形成した第３酸
化膜上に不純物のドープされた第２の多結晶シリコン膜
を形成する工程、同工程を経た半導体基板に、水蒸気雰
囲気中で１ｏｏＯ℃以下の加熱酸化処理を施す工程およ
び同処理を施した半導体基板上に酸化膜を形成する工程
を具備することを特徴とする半導体装置の製造方法。 （至）加熱酸化処理温度が８ｏＯ〜９００ ℃であるこ
とを特徴とする特許請求の範囲第１項に記載の半導体装
置の製造方法。 （３）水蒸気雰囲気中での加熱酸化処理の前に乾燥雰囲
気中での酸化処理が設けられていることを特徴とする特
許請求の範囲第１項に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56191463A JPS5892268A (ja) | 1981-11-27 | 1981-11-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56191463A JPS5892268A (ja) | 1981-11-27 | 1981-11-27 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5892268A true JPS5892268A (ja) | 1983-06-01 |
| JPH0586672B2 JPH0586672B2 (ja) | 1993-12-13 |
Family
ID=16275060
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56191463A Granted JPS5892268A (ja) | 1981-11-27 | 1981-11-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5892268A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62229759A (ja) * | 1986-03-21 | 1987-10-08 | エヌ・ベ−・フイリツプス・フル−イランペンフアブリケン | アルカリ金属の負極を有する１つまたはそれ以上の電気化学セルを有する電池 |
| US4888298A (en) * | 1988-12-23 | 1989-12-19 | Eastman Kodak Company | Process to eliminate the re-entrant profile in a double polysilicon gate structure |
| US5686333A (en) * | 1994-07-08 | 1997-11-11 | Nippon Steel Corporation | Nonvolatile semiconductor memory device and method of producing the same |
| US5830771A (en) * | 1994-09-09 | 1998-11-03 | Nippondenso Co., Ltd. | Manufacturing method for semiconductor device |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56111247A (en) * | 1980-01-24 | 1981-09-02 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Preparation of semiconductor device |
-
1981
- 1981-11-27 JP JP56191463A patent/JPS5892268A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56111247A (en) * | 1980-01-24 | 1981-09-02 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Preparation of semiconductor device |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62229759A (ja) * | 1986-03-21 | 1987-10-08 | エヌ・ベ−・フイリツプス・フル−イランペンフアブリケン | アルカリ金属の負極を有する１つまたはそれ以上の電気化学セルを有する電池 |
| US4888298A (en) * | 1988-12-23 | 1989-12-19 | Eastman Kodak Company | Process to eliminate the re-entrant profile in a double polysilicon gate structure |
| US5686333A (en) * | 1994-07-08 | 1997-11-11 | Nippon Steel Corporation | Nonvolatile semiconductor memory device and method of producing the same |
| US5830771A (en) * | 1994-09-09 | 1998-11-03 | Nippondenso Co., Ltd. | Manufacturing method for semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0586672B2 (ja) | 1993-12-13 |
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