JPS63216132A - カウンタ回路 - Google Patents
カウンタ回路Info
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- JPS63216132A JPS63216132A JP62049616A JP4961687A JPS63216132A JP S63216132 A JPS63216132 A JP S63216132A JP 62049616 A JP62049616 A JP 62049616A JP 4961687 A JP4961687 A JP 4961687A JP S63216132 A JPS63216132 A JP S63216132A
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- Japan
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- digit
- binary
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- carry
- circuit
- Prior art date
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- Granted
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/004—Counters counting in a non-natural counting order, e.g. random counters
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、高速動作が可能なカラ／り回路に関するもの
である。
である。
電子計算機等において論理回路等を実現する際に最も一
般的かつ多用される２進カウンタを例にとって説明する
。
般的かつ多用される２進カウンタを例にとって説明する
。
従来、高速な２進力ウント動作は、第４図に示すように
ツリツブフロップを用いた同期カウンタ回路を構成し、
カウント数から定まる初期値をプリセットした後、カウ
ントアツプし°Ｃオーバーフローを検出することにより
行なつ”Ｃいた。４１は２進カウ／り回路、４２は初期
値設定用のラッチ回路を示す。
ツリツブフロップを用いた同期カウンタ回路を構成し、
カウント数から定まる初期値をプリセットした後、カウ
ントアツプし°Ｃオーバーフローを検出することにより
行なつ”Ｃいた。４１は２進カウ／り回路、４２は初期
値設定用のラッチ回路を示す。
所望のカウント値が０〜２！ＩＦ１−１の場合に、（ｎ
＋１）個の７リツプ７０ツブを接続し、それぞれ最下位
から１桁目の７リツプフロツブを同期動作させるために
その桁より下のナベての桁が１の場合を検出する必要が
ある。従って、従来方式によるカウント動作には同期カ
ウンタ最上位桁のカウントアツプ制御に信号線ｎ個の論
理積を必要とした。
＋１）個の７リツプ７０ツブを接続し、それぞれ最下位
から１桁目の７リツプフロツブを同期動作させるために
その桁より下のナベての桁が１の場合を検出する必要が
ある。従って、従来方式によるカウント動作には同期カ
ウンタ最上位桁のカウントアツプ制御に信号線ｎ個の論
理積を必要とした。
大規模で消費電力の少ない集積回路を構成する際には０
ＭＯ８（相補型ＭＯ８）回路が多用されるが、ＣＭＯＳ
回路では７アンイン数制限値が５程度と小さい。従って
、従来方式による回路ではファンイン数の大きい回路を
含む為に多段構成にせざるを得ないため、高速なカウン
タ回路を実現する場合にカウント値の増大に応じて動作
速度が低下するという欠点があった。
ＭＯ８（相補型ＭＯ８）回路が多用されるが、ＣＭＯＳ
回路では７アンイン数制限値が５程度と小さい。従って
、従来方式による回路ではファンイン数の大きい回路を
含む為に多段構成にせざるを得ないため、高速なカウン
タ回路を実現する場合にカウント値の増大に応じて動作
速度が低下するという欠点があった。
本発明は従来の問題点を解決するため、ＳＤ（Ｓｉｇｎ
ｅｄ Ｄｉｇｉｔ ）冗長コードの２値打号化方式（２
進数の各桁を−ｔ 、 ｏ 、＋ｉの３値で表わす）を
用いることにより、カウント値に依存しない一定時間で
の高速な動作を可能とするカウンタ回路を提供するもの
で、各桁が零を含む−Ｎから＋Ｎまでの２Ｎ＋１通プの
整数値で表現されるＮ進ＳＤ冗長コードの２値化符号化
方式を用いたカウンタ回路であって、加算器、中間桁上
げ生成部、中間和生成部を有する１桁分のＮ進ＳＤ冗長
コード加算器をｎ桁接続し、あらかじめ計算したプリセ
ット値をプリセット回路を備えて構成したことを特徴と
している。
ｅｄ Ｄｉｇｉｔ ）冗長コードの２値打号化方式（２
進数の各桁を−ｔ 、 ｏ 、＋ｉの３値で表わす）を
用いることにより、カウント値に依存しない一定時間で
の高速な動作を可能とするカウンタ回路を提供するもの
で、各桁が零を含む−Ｎから＋Ｎまでの２Ｎ＋１通プの
整数値で表現されるＮ進ＳＤ冗長コードの２値化符号化
方式を用いたカウンタ回路であって、加算器、中間桁上
げ生成部、中間和生成部を有する１桁分のＮ進ＳＤ冗長
コード加算器をｎ桁接続し、あらかじめ計算したプリセ
ット値をプリセット回路を備えて構成したことを特徴と
している。
本発明は、各ディジットが零および正負の整数のいずれ
かからなるＳＤ冗長コードの２値打号化方式を用いた加
算器によりカウンタ回路を構成し、カウント値に依存し
ない一定時間で制速なカウント動作を実現することを最
も主要な特徴とする。
かからなるＳＤ冗長コードの２値打号化方式を用いた加
算器によりカウンタ回路を構成し、カウント値に依存し
ない一定時間で制速なカウント動作を実現することを最
も主要な特徴とする。
ディジタル回路を実際に構成する場合には一般に２値論
理が用いられるため電子計算機等においＣは２進のカウ
ンタが最も一般的でかつ多用される。従って、本方式に
よる高速カウンタの構成について、以下に２進ＳＤ冗長
コードの２値打号化方式を用いた加算器による高速カウ
ンタ回路の構成を例にとって説明する。
理が用いられるため電子計算機等においＣは２進のカウ
ンタが最も一般的でかつ多用される。従って、本方式に
よる高速カウンタの構成について、以下に２進ＳＤ冗長
コードの２値打号化方式を用いた加算器による高速カウ
ンタ回路の構成を例にとって説明する。
ＳＤ冗長コードを用い圧加算器では、加算を行なう際に
桁上シ伝搬が生じない並列加算を行なうことができ、加
算値（加数及び被加数）に依存しない一定時間で加算が
行なえるという特徴がある。
桁上シ伝搬が生じない並列加算を行なうことができ、加
算値（加数及び被加数）に依存しない一定時間で加算が
行なえるという特徴がある。
即ち、２進ＳＤ冗長コードを用いた加算器では、以下の
２段階からなる操作によって桁上げ伝播を生じない加算
を行う。
２段階からなる操作によって桁上げ伝播を生じない加算
を行う。
■第一段階では、下位からの桁上げを当該桁で吸収でき
るように、中間結果である中間桁上げおよび中間和を生
成するが、これらの値を下位桁の状態に合わせ′Ｃ設定
する。
るように、中間結果である中間桁上げおよび中間和を生
成するが、これらの値を下位桁の状態に合わせ′Ｃ設定
する。
■第二段階では、下位桁から生じ九中間桁上げと当該桁
の中間和を加え、この結果最終的な加算結果を得る。こ
の時に下位刀為ら上位への桁上げ伝播は生じない丸め、
語長に依らない高速加算が実現できる。
の中間和を加え、この結果最終的な加算結果を得る。こ
の時に下位刀為ら上位への桁上げ伝播は生じない丸め、
語長に依らない高速加算が実現できる。
以上の２段階の操作を、第２図に示すように各当該桁ご
とに並列に実行できるという特徴を有する。この中間和
および中間桁上げの生成の丸めに隣接下位からの桁上げ
予測信号（＝Ｃ）を必要とする。この桁上げ予測信号Ｃ
は隣接下位桁の値を見て、下位からの桁上げとして＋１
が生じえない場合（Ｃ＝１と指示するン、および−１が
生じ得ない場合（Ｃ＝０と指示する）を検出する。そし
てこの桁上げ予測信号を受けて中間桁上げおよび中間和
の生成を行う。
とに並列に実行できるという特徴を有する。この中間和
および中間桁上げの生成の丸めに隣接下位からの桁上げ
予測信号（＝Ｃ）を必要とする。この桁上げ予測信号Ｃ
は隣接下位桁の値を見て、下位からの桁上げとして＋１
が生じえない場合（Ｃ＝１と指示するン、および−１が
生じ得ない場合（Ｃ＝０と指示する）を検出する。そし
てこの桁上げ予測信号を受けて中間桁上げおよび中間和
の生成を行う。
この桁上げ予測信号Ｃは、表１に示す規則に従って生成
する。則ち、加数ないし被加数の少なく位桁に送ること
を示している。
する。則ち、加数ないし被加数の少なく位桁に送ること
を示している。
表１２進ＳＤ冗長コードによる加算規則−）桁上げ予測
信号生成規則 Ｃは＋１の桁上げが決しＣ起こシ得ない場合τは−１の
桁上げが決して起こり得ない場合次に、上記の桁上げ予
測信号Ｃを受け、当該桁の加数および被加数から中間桁
上げと中間和の生成を行う刀口算規則を表２に示す。
信号生成規則 Ｃは＋１の桁上げが決しＣ起こシ得ない場合τは−１の
桁上げが決して起こり得ない場合次に、上記の桁上げ予
測信号Ｃを受け、当該桁の加数および被加数から中間桁
上げと中間和の生成を行う刀口算規則を表２に示す。
表２２進ＳＤ冗長コードによる加算規則（ｂ）桁上げ予
測信号からの各桁の加算規則 Ｃ：隣接下位から＋１の桁上げが起り得ない場合τ：隣
接下位から−１の桁上げが起り得ない場合φ：隣接下位
からの桁上げ予測信号がＣ１τのいずれでもよい場合 即ち、当該桁の加数と被加数の和が０の場合（加数及び
被加数の組み合わせが０と０、＋１と−１、−１と＋１
の場合）には、下位ρ為らの桁上げに依らず桁上げ伝播
を生じないので、中間桁上げと中間和を共に０とする。
測信号からの各桁の加算規則 Ｃ：隣接下位から＋１の桁上げが起り得ない場合τ：隣
接下位から−１の桁上げが起り得ない場合φ：隣接下位
からの桁上げ予測信号がＣ１τのいずれでもよい場合 即ち、当該桁の加数と被加数の和が０の場合（加数及び
被加数の組み合わせが０と０、＋１と−１、−１と＋１
の場合）には、下位ρ為らの桁上げに依らず桁上げ伝播
を生じないので、中間桁上げと中間和を共に０とする。
なお、表２においＣφは隣接下位からの桁上げ予測信号
Ｃが１，０のいずれでも良いことを示し、この時の中間
桁上げ及び中間和はＣに依存しないことを意味する。
Ｃが１，０のいずれでも良いことを示し、この時の中間
桁上げ及び中間和はＣに依存しないことを意味する。
加数と被加数の和が−１の場合（加数及び被加数の組み
合わせが０と−１，−１と０の場合）には、隣接下位か
らの桁上げ予測信号Ｃを受け”０１０ｍ００時に中間桁
上げな０、中間和を−１とし、ｃ ＝ １の時には、中
間桁上げを−１、中間和を＋１とする。即ち、加数と被
加数の和が−１の場合には、中間桁上げと中間和をそれ
ぞれ０と−１あるいは−１と＋１とする２通りの生成法
のうちの一方を隣接桁上げ予測信号に基づいて選択し、
当該桁ρ為ら−１の桁上げが生じ得ないようにする。
合わせが０と−１，−１と０の場合）には、隣接下位か
らの桁上げ予測信号Ｃを受け”０１０ｍ００時に中間桁
上げな０、中間和を−１とし、ｃ ＝ １の時には、中
間桁上げを−１、中間和を＋１とする。即ち、加数と被
加数の和が−１の場合には、中間桁上げと中間和をそれ
ぞれ０と−１あるいは−１と＋１とする２通りの生成法
のうちの一方を隣接桁上げ予測信号に基づいて選択し、
当該桁ρ為ら−１の桁上げが生じ得ないようにする。
加数と被加数の和が−１の場合（加数及び被加数の組み
合わせが０と＋１．＋１と０の場合）には、隣接下位か
らの桁上げ予測信号Ｃを受は−Ｃ１ｅ ＝ Ｑの時に中
間桁上げな０、中間和を＋１とし、Ｃ＝１の時には、中
間桁上げを＋１、中間和を−１とする。即ち、加数と被
加数の和が−１の場合には、中間桁上げと中間和をそれ
ぞれ０と＋１あるいは＋１と−１の２通りの生成法のう
ちの一方を隣接桁上げ予測信号に基づいて選択し、当該
桁から＋１の桁上げが生じ得ないようにする。
合わせが０と＋１．＋１と０の場合）には、隣接下位か
らの桁上げ予測信号Ｃを受は−Ｃ１ｅ ＝ Ｑの時に中
間桁上げな０、中間和を＋１とし、Ｃ＝１の時には、中
間桁上げを＋１、中間和を−１とする。即ち、加数と被
加数の和が−１の場合には、中間桁上げと中間和をそれ
ぞれ０と＋１あるいは＋１と−１の２通りの生成法のう
ちの一方を隣接桁上げ予測信号に基づいて選択し、当該
桁から＋１の桁上げが生じ得ないようにする。
また、最下位桁の加算については、隣接下位桁の加数と
被加数が存在しない。この場合には、表１の桁上げ予測
信号生成規則のうちの、加数と被加数がともに０の場合
を適用し、隣接上位への桁上げ予測信号としてｅ ＝
Ｑ ｆ生成する。
被加数が存在しない。この場合には、表１の桁上げ予測
信号生成規則のうちの、加数と被加数がともに０の場合
を適用し、隣接上位への桁上げ予測信号としてｅ ＝
Ｑ ｆ生成する。
以上の桁上げ予測信号の生成およびこの桁上げ予測信号
に基づく中間桁上げおよび中間和の生成規則をまとめる
と、それぞれ表１および表２に示す様になる。表の内部
が２段に分かれている場合には、隣接下位から−１の桁
上げが起り得ない場合を上段に、＋１の桁上げが起り得
ない場合を下段に示し′Ｃいる。
に基づく中間桁上げおよび中間和の生成規則をまとめる
と、それぞれ表１および表２に示す様になる。表の内部
が２段に分かれている場合には、隣接下位から−１の桁
上げが起り得ない場合を上段に、＋１の桁上げが起り得
ない場合を下段に示し′Ｃいる。
以上の加算規則に従って加算を行なう第２図に示した２
進ＳＤ冗長コード加算器の１桁分の加算器の具体的な回
路構成例を第３図に示す。第５図は、各ディジットが（
＋１．−１．０）の何れかからなる２進ＳＤ冗長系コー
ドの各ディジットを２値論理で、表５に示す論理のよう
に２進２ビット表現し、表１及び表２の２進ＳＤ冗長コ
ードによる加算規則に基づいた加算回路を構成した例で
あり、第２図の回路における１桁分のユニット内の加算
器に相当する図である。
進ＳＤ冗長コード加算器の１桁分の加算器の具体的な回
路構成例を第３図に示す。第５図は、各ディジットが（
＋１．−１．０）の何れかからなる２進ＳＤ冗長系コー
ドの各ディジットを２値論理で、表５に示す論理のよう
に２進２ビット表現し、表１及び表２の２進ＳＤ冗長コ
ードによる加算規則に基づいた加算回路を構成した例で
あり、第２図の回路における１桁分のユニット内の加算
器に相当する図である。
なお、２進ＳＤ冗長コードの２値打号化方式およびこれ
を用いた加算器についＣは例えば特願昭６１−４６５９
８ 、特開昭 −号公報を参照されたい。以下図面にも
とづき実施例につい゛Ｃ説明する。
を用いた加算器についＣは例えば特願昭６１−４６５９
８ 、特開昭 −号公報を参照されたい。以下図面にも
とづき実施例につい゛Ｃ説明する。
第１図は、本発明の一実施例であり、２進ＳＤ冗長コー
ド加算器１、初期値をプリセットするラッチ回路２およ
びカウント動作時の値を保持するラッチ回路５、この２
値を切り換えるセレクタ回路４により、２進ＳＤ冗長コ
ードを用いたカウンタ回路を構成し′Ｃいる。馨め、５
ｉ１ｆｆｌに勿ｑユニヅＦ１−示プ・カウント動作に先
立ち、初期値をプリセットする。この初期値は、所望の
カウント値だけカウント動作が進んだ時点で、特定の桁
位置だけでオーバー７０−が検出できるように、カウン
ト値から一意的に予め計算しＣおく。このプリセクト操
作の後、カウント動作を開始し、定数（＝十ｉ）を累算
しＣゆき、既知の桁位置の第３図における加算料Ｖ（マ
ａムｅビット）のオーバーフローを検出した時点でカウ
ント動作を完ｒする。
ド加算器１、初期値をプリセットするラッチ回路２およ
びカウント動作時の値を保持するラッチ回路５、この２
値を切り換えるセレクタ回路４により、２進ＳＤ冗長コ
ードを用いたカウンタ回路を構成し′Ｃいる。馨め、５
ｉ１ｆｆｌに勿ｑユニヅＦ１−示プ・カウント動作に先
立ち、初期値をプリセットする。この初期値は、所望の
カウント値だけカウント動作が進んだ時点で、特定の桁
位置だけでオーバー７０−が検出できるように、カウン
ト値から一意的に予め計算しＣおく。このプリセクト操
作の後、カウント動作を開始し、定数（＝十ｉ）を累算
しＣゆき、既知の桁位置の第３図における加算料Ｖ（マ
ａムｅビット）のオーバーフローを検出した時点でカウ
ント動作を完ｒする。
ここで、初期値としＣＯを用い、これに１を加算する操
作を幾度も繰返し′Ｃ行うことを想定する。
作を幾度も繰返し′Ｃ行うことを想定する。
数値の表現形式として通常の２進数の補数系を用いた場
合には表４に示す様に累算値が変化し°Ｃゆぎ、１を加
算した時の隣接上位桁へのオーバー７０−は累算値が２
の冨乗（２に＝１．２，４．・・・）になった時点で発
生する。
合には表４に示す様に累算値が変化し°Ｃゆぎ、１を加
算した時の隣接上位桁へのオーバー７０−は累算値が２
の冨乗（２に＝１．２，４．・・・）になった時点で発
生する。
表４０から１を加算する操作を繰返し
２の冨乗で桁上うがでる例
２進ＳＤ冗長コードでは、２の補数系のように２のπ乗
ではなく特殊な値で各桁位置にオーバーフローが発生す
るが、２進ＳＤ冗長コードによる加算規則に基づいて漸
化式をつく９、このオーバフローする値を予め計算し′
Ｃおくことが可能である。
ではなく特殊な値で各桁位置にオーバーフローが発生す
るが、２進ＳＤ冗長コードによる加算規則に基づいて漸
化式をつく９、このオーバフローする値を予め計算し′
Ｃおくことが可能である。
則ち、初期値とし“（０（３桁の２進ＳＤ冗長コ一ド表
現で３桁すぺＣが０）を用い、これに１（３桁の２進Ｓ
Ｄ冗長コ一ド表現は最下位桁のみ＋１、その他のｎ−１
個の桁すぺ′〔が０）を加算する操作を幾度も繰返して
行うことを想定し、表１および表２の２進ＳＤ冗長コー
ドによる加算規則に基づいた回路を構成してこれを実現
した場合には、累算値の変化は表５に示す様になる。
現で３桁すぺＣが０）を用い、これに１（３桁の２進Ｓ
Ｄ冗長コ一ド表現は最下位桁のみ＋１、その他のｎ−１
個の桁すぺ′〔が０）を加算する操作を幾度も繰返して
行うことを想定し、表１および表２の２進ＳＤ冗長コー
ドによる加算規則に基づいた回路を構成してこれを実現
した場合には、累算値の変化は表５に示す様になる。
表５において第に桁目にオーバーフロー（則ち最下位か
ら第に桁目の桁の値として０に変わり＋１が出現するこ
と）が発生する値（＝θｋ）について着目すると、漸化
式は θ、＝２ 十〇、−２＋１ でらる（但しに≧６）。例としてｋが７の場合を表５に
示す。この漸化式を解い′Ｃ１ θ２ｊト１＝（２”＋’＋３ｊ＋１）／ｌ （奇数）
θ２ｊ＋２＝（２””＋３ｊ＋５）／６（偶数）〔但し
ｊは口ないし正の整数である〕 となる。
ら第に桁目の桁の値として０に変わり＋１が出現するこ
と）が発生する値（＝θｋ）について着目すると、漸化
式は θ、＝２ 十〇、−２＋１ でらる（但しに≧６）。例としてｋが７の場合を表５に
示す。この漸化式を解い′Ｃ１ θ２ｊト１＝（２”＋’＋３ｊ＋１）／ｌ （奇数）
θ２ｊ＋２＝（２””＋３ｊ＋５）／６（偶数）〔但し
ｊは口ないし正の整数である〕 となる。
表５ 初期値０から１を累算していく場合の２進ＳＤ冗
長表現値の変化例 ここで、０以外の数値Ｏｎ桁２進冗長コード表現には複
数の方法があり、４より大きい２０幕乗（２≦４．８
、１６ 、・・・ ）についても、表６に示す様に多数
の場合が考えられる。表１および表２の２進ＳＤ冗長コ
ードによる加算規則な適用しＣ１１（ｎ桁の２進ＳＤ冗
長コ一ド表現では最下位桁のみ＋１、その他のｎ−ｊ個
の桁すべてが０）を加算した結果（２＋１＝５．９．１
７．・・・）は、この何れの表現値を被加数とした場合
に対しても表７に示す様に同一の表現となることがわか
る。
長表現値の変化例 ここで、０以外の数値Ｏｎ桁２進冗長コード表現には複
数の方法があり、４より大きい２０幕乗（２≦４．８
、１６ 、・・・ ）についても、表６に示す様に多数
の場合が考えられる。表１および表２の２進ＳＤ冗長コ
ードによる加算規則な適用しＣ１１（ｎ桁の２進ＳＤ冗
長コ一ド表現では最下位桁のみ＋１、その他のｎ−ｊ個
の桁すべてが０）を加算した結果（２＋１＝５．９．１
７．・・・）は、この何れの表現値を被加数とした場合
に対しても表７に示す様に同一の表現となることがわか
る。
即ち、カウンタの初期値としてプリセットする数値ｐ（
２”≦２”−１”）をどのような２進ＳＤ冗長コ一ド表
現しても、表１および表２の２進ＳＤ冗長コードによる
加算規則を適用して、１（ｎ桁の２進ＳＤ冗長コ一ド表
現では最下位桁のみ＋１、その他りｎ−ｊ個の桁すべて
が０）を加算してゆく操作を繰返し行なった場合には、
累算結果が２９＋１の時点で表５に示したもの、則ち初
期値とし・ｃｏ（ｎ桁の２進ＳＤ冗長コ一ド表現でｎ桁
すべてが０）を用い、これにｆ（ｎ桁の２進ＳＤ冗長コ
一ド表現は最下位桁のみ＋１、その他りｎ−ｊ個の桁す
べてが０）を加算する操作を幾度も繰返して行なった場
合と同一の表現形式となる。従って、その後さらに１を
加算してゆく操作を行なった場合には、累算値は表５と
全く同一な変化を辿ることがわかる。従って、累算値が
２１＋１より大きくなった後は第に桁目にオーバーフロ
ー（則ち最下位から第に桁目の桁の値として０に変わり
＋１が出現すること）が発生する値にθ、）についても
同様な漸化式が成立することがわかる。
２”≦２”−１”）をどのような２進ＳＤ冗長コ一ド表
現しても、表１および表２の２進ＳＤ冗長コードによる
加算規則を適用して、１（ｎ桁の２進ＳＤ冗長コ一ド表
現では最下位桁のみ＋１、その他りｎ−ｊ個の桁すべて
が０）を加算してゆく操作を繰返し行なった場合には、
累算結果が２９＋１の時点で表５に示したもの、則ち初
期値とし・ｃｏ（ｎ桁の２進ＳＤ冗長コ一ド表現でｎ桁
すべてが０）を用い、これにｆ（ｎ桁の２進ＳＤ冗長コ
一ド表現は最下位桁のみ＋１、その他りｎ−ｊ個の桁す
べてが０）を加算する操作を幾度も繰返して行なった場
合と同一の表現形式となる。従って、その後さらに１を
加算してゆく操作を行なった場合には、累算値は表５と
全く同一な変化を辿ることがわかる。従って、累算値が
２１＋１より大きくなった後は第に桁目にオーバーフロ
ー（則ち最下位から第に桁目の桁の値として０に変わり
＋１が出現すること）が発生する値にθ、）についても
同様な漸化式が成立することがわかる。
上記の理由により、カウント値ｍ（θ、−１≦ｍ≦θｋ
）を実現するには、第に桁目にオーバーフローが発生す
る値（＝θ、）からカウント値を減算した値を初期値と
してプリセットすることとし、プリセット値として、通
常の２の補数表現の各桁をそのまま２進ＳＤ冗長コード
の各桁に置き換えたもの（則ち、２の補数表現での桁の
値が口ないし１の場合、２進ＳＤ冗長コードでの当該術
をそれぞれ口ないし＋１にし九もの）を使用する。
）を実現するには、第に桁目にオーバーフローが発生す
る値（＝θ、）からカウント値を減算した値を初期値と
してプリセットすることとし、プリセット値として、通
常の２の補数表現の各桁をそのまま２進ＳＤ冗長コード
の各桁に置き換えたもの（則ち、２の補数表現での桁の
値が口ないし１の場合、２進ＳＤ冗長コードでの当該術
をそれぞれ口ないし＋１にし九もの）を使用する。
表６２０冨乗（２ｋ）の２進ＳＤ冗長表現例但し・・・
は隣接上位、隣接下位と同じであることを示す表７ 表
１および表２の加算規則に従い、２の奮乗に１の加算を
行った例 ４２進ＳＤ冗長表現値の各桁の値 被加数 （累算値＝２ｋ） Ｏ・・・・・・・・・
Ｏ＋１−１・・・−１−１０・・・・・・・・・００十
）加ｅ （１） ０・・・・・・・・・
０００・・・ ０００・・・・曲・０＋１中間和
０・・・・・・・・・０＋１＋１・・・＋
１−１０・・・・・・・・・０−１中間桁上げ
０・・・・曲・０−１−１・・−１０００・・曲
ｏ←１０加算結果（累算値＝２］＋１） Ｏ・・・・
・・・・・・・・・・・・・・・・・・・・（ＬＭ−１
０・・・・・・Ｏ＋１−１加算結果の３桁２進数の補数
表現値の各桁の値０・・・・・・・・・・・・・・・・
・・・・・・・・・・・０１０・川・・・・・０１但し
・・・は隣接上位、隣接下位と同じであることを示す 例えば、カウント値４１の場合は、θ−＝２５、θ）＝
４６であるから、初期値として５〔通常の７桁２の補数
系コード（０１０１０１））を選び、第１図に示す初期
値設定用ラッチ回路２に最下位桁より順に←１，０．ト
１．０，０，０．０の７値をそれぞれプリセットしＣ，
７桁目にオーバーフローが出現するのを検出すればよい
。
は隣接上位、隣接下位と同じであることを示す表７ 表
１および表２の加算規則に従い、２の奮乗に１の加算を
行った例 ４２進ＳＤ冗長表現値の各桁の値 被加数 （累算値＝２ｋ） Ｏ・・・・・・・・・
Ｏ＋１−１・・・−１−１０・・・・・・・・・００十
）加ｅ （１） ０・・・・・・・・・
０００・・・ ０００・・・・曲・０＋１中間和
０・・・・・・・・・０＋１＋１・・・＋
１−１０・・・・・・・・・０−１中間桁上げ
０・・・・曲・０−１−１・・−１０００・・曲
ｏ←１０加算結果（累算値＝２］＋１） Ｏ・・・・
・・・・・・・・・・・・・・・・・・・・（ＬＭ−１
０・・・・・・Ｏ＋１−１加算結果の３桁２進数の補数
表現値の各桁の値０・・・・・・・・・・・・・・・・
・・・・・・・・・・・０１０・川・・・・・０１但し
・・・は隣接上位、隣接下位と同じであることを示す 例えば、カウント値４１の場合は、θ−＝２５、θ）＝
４６であるから、初期値として５〔通常の７桁２の補数
系コード（０１０１０１））を選び、第１図に示す初期
値設定用ラッチ回路２に最下位桁より順に←１，０．ト
１．０，０，０．０の７値をそれぞれプリセットしＣ，
７桁目にオーバーフローが出現するのを検出すればよい
。
以上に説明したように、オーバーフローする値からカウ
ント値を減算することにより、プリセットする初期値は
予め容易に計算しておくことができる。
ント値を減算することにより、プリセットする初期値は
予め容易に計算しておくことができる。
本方式によるカウンタ回路を用いた場合には、カウント
値に応じて必要な桁数のカウンタ回路を構成し、カウン
ト値から一意的に定まる初期値をプリセットし、特定の
桁位置だけのオーバーフローを検出すればよい。
値に応じて必要な桁数のカウンタ回路を構成し、カウン
ト値から一意的に定まる初期値をプリセットし、特定の
桁位置だけのオーバーフローを検出すればよい。
従って、従来方式による回路と異なり、カウント値が増
大しＣも７アンインの大きい回路を含まないため、低消
費電力で大規模な集積回路に多用されるが７７／イン制
限値の小さいＣＭＯＳ論理回路等で構成する場合にも、
カウント値の増大と無関係に一定の動作遅延時間のまま
で高速動作を維持できる。
大しＣも７アンインの大きい回路を含まないため、低消
費電力で大規模な集積回路に多用されるが７７／イン制
限値の小さいＣＭＯＳ論理回路等で構成する場合にも、
カウント値の増大と無関係に一定の動作遅延時間のまま
で高速動作を維持できる。
同様にＮＪＳＤ冗長コード加算器についても、加算規則
に基づき漸化式を作り各桁でのオーバー７０−する値を
計算し、カウント値に応じた初期値を予め計算すること
が可能であり、Ｎ進ＳＤ冗長コード加算器、初期値をプ
リセットするラッテ回路およびカウント動作時の値を保
持するラッテ回路、この２つの値を切り換えるセレクタ
回路より□、ＳＤ冗長コードを用いたカウンタ回路を構
成し、高速なカウント動作を行うことが可能である。
に基づき漸化式を作り各桁でのオーバー７０−する値を
計算し、カウント値に応じた初期値を予め計算すること
が可能であり、Ｎ進ＳＤ冗長コード加算器、初期値をプ
リセットするラッテ回路およびカウント動作時の値を保
持するラッテ回路、この２つの値を切り換えるセレクタ
回路より□、ＳＤ冗長コードを用いたカウンタ回路を構
成し、高速なカウント動作を行うことが可能である。
以上より、本発明によるカウンタ回路をもちいた場合に
は、従来方式による回路と異なり、カウント値が増大し
゛〔も７７ンインの大きい回路を含まないため、ＣＭＯ
８論理回路等で構成する場合にも、カウント値の増大と
無関係に一定の動作遅延時間のｉまで高速動作を維持で
きる。
は、従来方式による回路と異なり、カウント値が増大し
゛〔も７７ンインの大きい回路を含まないため、ＣＭＯ
８論理回路等で構成する場合にも、カウント値の増大と
無関係に一定の動作遅延時間のｉまで高速動作を維持で
きる。
以上説明したように、本発明は、２進ＳＤ冗長コードの
２値打号化方式を用いることにより、カウント値の増大
と無関係に一定の動作遅延時間のままで高速動作を維持
可能なＮＪＳＤ冗長カウンタ回路を提供できる。
２値打号化方式を用いることにより、カウント値の増大
と無関係に一定の動作遅延時間のままで高速動作を維持
可能なＮＪＳＤ冗長カウンタ回路を提供できる。
第１図は、本発明の実施の１例で、２進ＳＤ冗長コード
加算器、初期値をプリセットするラッチ回路およびカウ
ント動作時の値′？：医持するラツを回路、この２値を
切り換えるセレクタ回路により、２進ＳＤ冗長コードを
用いたカラ／り回路を構成した図、 第２図は、２進ＳＤ冗長コードによる加算器のブロック
構成図であり、当該桁および隣接下位および隣接上位桁
の各１桁分の加算器とその接続を示す図、 第５図は、第２図の２進ＳＤ冗長フードぷ算器を表１の
加算規則で構成した回路例、 第４図は、クリップ７０ツブを用いた同期カウンタ回路
によって構成した従来手法による２進カウンタ回路であ
る。 １・・・２進ＳＤ冗長コードを用いた加算器２・・・初
期値設定用のラッチ回路 ３・・・中間計数値保持用のラッチ回路４・・・初期値
及び中間計数値のセレクト回路５・・・１桁分のユニッ
ト ４１・・・２進カウ／り回路
加算器、初期値をプリセットするラッチ回路およびカウ
ント動作時の値′？：医持するラツを回路、この２値を
切り換えるセレクタ回路により、２進ＳＤ冗長コードを
用いたカラ／り回路を構成した図、 第２図は、２進ＳＤ冗長コードによる加算器のブロック
構成図であり、当該桁および隣接下位および隣接上位桁
の各１桁分の加算器とその接続を示す図、 第５図は、第２図の２進ＳＤ冗長フードぷ算器を表１の
加算規則で構成した回路例、 第４図は、クリップ７０ツブを用いた同期カウンタ回路
によって構成した従来手法による２進カウンタ回路であ
る。 １・・・２進ＳＤ冗長コードを用いた加算器２・・・初
期値設定用のラッチ回路 ３・・・中間計数値保持用のラッチ回路４・・・初期値
及び中間計数値のセレクト回路５・・・１桁分のユニッ
ト ４１・・・２進カウ／り回路
Claims (1)
- 【特許請求の範囲】 各桁が零を含む−Ｎから＋Ｎまでの２Ｎ＋１通りの整数
値で表現されるＮ進ＳＤ冗長コードの２値化符号化方式
を用いたカウンタ回路であつて、加算器、中間桁上げ生
成部、中間和生成部を有する１桁分のＮ進ＳＤ冗長コー
ド加算器をｎ桁接続し、 あらかじめ計算したプリセツト値をプリセツトするプリ
セツト回路を備えてなる ことを特徴とするカウンタ回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62049616A JPH07120267B2 (ja) | 1987-03-04 | 1987-03-04 | カウンタ回路 |
| US07/162,096 US4837791A (en) | 1987-03-04 | 1988-02-29 | Counter |
| EP88103151A EP0281094B1 (en) | 1987-03-04 | 1988-03-02 | Counter |
| DE3889746T DE3889746T2 (de) | 1987-03-04 | 1988-03-02 | Zähler. |
| CA000560385A CA1291267C (en) | 1987-03-04 | 1988-03-03 | Counter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62049616A JPH07120267B2 (ja) | 1987-03-04 | 1987-03-04 | カウンタ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63216132A true JPS63216132A (ja) | 1988-09-08 |
| JPH07120267B2 JPH07120267B2 (ja) | 1995-12-20 |
Family
ID=12836165
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62049616A Expired - Fee Related JPH07120267B2 (ja) | 1987-03-04 | 1987-03-04 | カウンタ回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4837791A (ja) |
| EP (1) | EP0281094B1 (ja) |
| JP (1) | JPH07120267B2 (ja) |
| CA (1) | CA1291267C (ja) |
| DE (1) | DE3889746T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02115929A (ja) * | 1988-10-25 | 1990-04-27 | Nec Corp | 乗算器 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07120929B2 (ja) * | 1990-10-29 | 1995-12-20 | 三菱電機株式会社 | パルス発生回路 |
| RU2151463C1 (ru) * | 1997-09-23 | 2000-06-20 | Российский Федеральный Ядерный Центр - Всероссийский Научно-Исследовательский Институт Экспериментальной Физики | Устройство для счета импульсов |
| KR100308205B1 (ko) * | 1998-09-29 | 2001-11-30 | 윤종용 | 저전력소모카운터 |
| RU2179784C2 (ru) * | 2000-04-07 | 2002-02-20 | Пензенский технологический институт | Реверсивный счетчик импульсов с переменным модулем счета |
| US7397056B2 (en) * | 2005-07-06 | 2008-07-08 | Asml Netherlands B.V. | Lithographic apparatus, contaminant trap, and device manufacturing method |
| US7830729B2 (en) * | 2007-06-15 | 2010-11-09 | Micron Technology, Inc. | Digital filters with memory |
| US8667045B1 (en) * | 2011-05-11 | 2014-03-04 | Altera Corporation | Generalized parallel counter structures in logic devices |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6126332U (ja) * | 1984-07-20 | 1986-02-17 | カルソニックカンセイ株式会社 | 積算計回路 |
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| US3375358A (en) * | 1965-08-30 | 1968-03-26 | Fabri Tek Inc | Binary arithmetic network |
| US3462589A (en) * | 1965-12-22 | 1969-08-19 | Bell Telephone Labor Inc | Parallel digital arithmetic unit utilizing a signed-digit format |
| US3946219A (en) * | 1974-12-24 | 1976-03-23 | Veeder Industries, Inc. | Multiple purpose electronic counting system |
| JPS5674774A (en) * | 1979-11-22 | 1981-06-20 | Nec Corp | Arithmetic circuit with overflow detector |
| JPS5686535A (en) * | 1979-12-17 | 1981-07-14 | Fujitsu Ltd | Program counter circuit |
| US4751631A (en) * | 1983-02-04 | 1988-06-14 | Signal Processing Systems, Inc. | Apparatus for fast generation of signal sequences |
| US4700325A (en) * | 1984-02-08 | 1987-10-13 | Hewlett-Packard Company | Binary tree calculations on monolithic integrated circuits |
| US4623982A (en) * | 1985-06-10 | 1986-11-18 | Hewlett-Packard Company | Conditional carry techniques for digital processors |
-
1987
- 1987-03-04 JP JP62049616A patent/JPH07120267B2/ja not_active Expired - Fee Related
-
1988
- 1988-02-29 US US07/162,096 patent/US4837791A/en not_active Expired - Fee Related
- 1988-03-02 EP EP88103151A patent/EP0281094B1/en not_active Expired - Lifetime
- 1988-03-02 DE DE3889746T patent/DE3889746T2/de not_active Expired - Fee Related
- 1988-03-03 CA CA000560385A patent/CA1291267C/en not_active Expired
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6126332U (ja) * | 1984-07-20 | 1986-02-17 | カルソニックカンセイ株式会社 | 積算計回路 |
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|---|---|---|---|---|
| JPH02115929A (ja) * | 1988-10-25 | 1990-04-27 | Nec Corp | 乗算器 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3889746T2 (de) | 1994-09-08 |
| EP0281094B1 (en) | 1994-06-01 |
| US4837791A (en) | 1989-06-06 |
| EP0281094A3 (en) | 1990-05-09 |
| JPH07120267B2 (ja) | 1995-12-20 |
| DE3889746D1 (de) | 1994-07-07 |
| CA1291267C (en) | 1991-10-22 |
| EP0281094A2 (en) | 1988-09-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |