JPH02115929A - 乗算器 - Google Patents
乗算器Info
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- JPH02115929A JPH02115929A JP63269732A JP26973288A JPH02115929A JP H02115929 A JPH02115929 A JP H02115929A JP 63269732 A JP63269732 A JP 63269732A JP 26973288 A JP26973288 A JP 26973288A JP H02115929 A JPH02115929 A JP H02115929A
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- Japan
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- coefficients
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- 230000000295 complement effect Effects 0.000 claims abstract description 26
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 3
- 238000004364 calculation method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000014509 gene expression Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、２の補数表示の乗算入力データと最小重み表
示の乗算係数を乗算して２の補数表示の乗算結果を出力
する乗算器に関するものである。
示の乗算係数を乗算して２の補数表示の乗算結果を出力
する乗算器に関するものである。
（従来の技術）
従来の２の補数の入力データと乗算係数の乗算を行う乗
算器には、Ｂｏｏｔｈのアルゴリズムと桁上げ先見法（
以下ＣＬＡと記す）加算器との組合せによる乗算器が多
く用いられている。第３図に、Ｂｏｏｔｈ乗算器の例を
示す。第３図は、乗算入力データＸが４ビツト、乗算係
数Ｙが２ビツトの乗算を±Ｘ、±２ＸのＣＬＡ加減算に
置き換えることにより高速化を図った乗算器である。第
３図の乗算器の動作について説明する。Ｂｏｏｔｈのア
ルゴリズムの論理回路３０１により乗算係数Ｙから図中
Ａ、Ｂ、Ｃの制御信号を発生し、前記制御信号ＡはＸの
選択、前記制御信号Ｂは２ｘの選択を表わし、前記制御
信号Ａ、ＢによってＸ、 ２Ｘの選択を回路３０２で実
行し、前記制御信号Ｃにより加減算の切り替え制御を回
路３０３で行い、ＣＬＡ加算器３０４でに入力と高速加
算を行い乗算出力Ｓを得る構成となっている。一般には
、（２Ｘ４）ビット程度の単位乗算回路を接続して、よ
り大きな乗算アレイを構成するのが普通である。
算器には、Ｂｏｏｔｈのアルゴリズムと桁上げ先見法（
以下ＣＬＡと記す）加算器との組合せによる乗算器が多
く用いられている。第３図に、Ｂｏｏｔｈ乗算器の例を
示す。第３図は、乗算入力データＸが４ビツト、乗算係
数Ｙが２ビツトの乗算を±Ｘ、±２ＸのＣＬＡ加減算に
置き換えることにより高速化を図った乗算器である。第
３図の乗算器の動作について説明する。Ｂｏｏｔｈのア
ルゴリズムの論理回路３０１により乗算係数Ｙから図中
Ａ、Ｂ、Ｃの制御信号を発生し、前記制御信号ＡはＸの
選択、前記制御信号Ｂは２ｘの選択を表わし、前記制御
信号Ａ、ＢによってＸ、 ２Ｘの選択を回路３０２で実
行し、前記制御信号Ｃにより加減算の切り替え制御を回
路３０３で行い、ＣＬＡ加算器３０４でに入力と高速加
算を行い乗算出力Ｓを得る構成となっている。一般には
、（２Ｘ４）ビット程度の単位乗算回路を接続して、よ
り大きな乗算アレイを構成するのが普通である。
（発明が解決しようとする問題点）
しかしながら、Ｂｏｏｔｈのアルゴリズムの乗算器は、
Ｂｏｏｔｈのアルゴリズムの論理回路、Ｘ、 ２Ｘの切
り替え回路、加減算の切り替え回路などが必要で、構成
が複雑であり、特に乗算係数の数が予め限られている場
合には回路が冗長となるために回路規模が大きくなると
いう欠点がある。
Ｂｏｏｔｈのアルゴリズムの論理回路、Ｘ、 ２Ｘの切
り替え回路、加減算の切り替え回路などが必要で、構成
が複雑であり、特に乗算係数の数が予め限られている場
合には回路が冗長となるために回路規模が大きくなると
いう欠点がある。
本発明の目的は、以上のような欠点を解消し、２の補数
表示の乗算入力データと予め限られた数の乗算係数との
乗算を簡単な構成で小さな回路規模により実現できる乗
算器を提供することにある。
表示の乗算入力データと予め限られた数の乗算係数との
乗算を簡単な構成で小さな回路規模により実現できる乗
算器を提供することにある。
（問題を解決するための手段）
第１図は本発明の一般的な構成を示す図である。
本発明は、２の補数表示の乗算入力データＸと２を基数
とする（ｎ＋１）ビットの最小重み表示の予め定められ
たＭ個の乗算係数 Ｙ、 ＝ （１−２ｙ、”）：Ｅ、 ｙｉＪ・２１
（０≦ｊ＜Ｍ）（ｙｓ。は極性符号でｙｊ＝Ｑの場合に
正数を、ｙｓｉ＝１の場」
」 合に負数を表わす。乗算係数の項係数ｙ、ｊは０，１゜
」 −１のいずれか、ただし最上位の乗算係数の非零の項係
数の値は１とする。乗算係数の非零の項係数の数はｍ≦
（（ｎ／２） ＋ １）である）の乗算を行い、２の補
数表示の乗算結果 Ｐ、 ＝ Ｘ−Ｙ、 ＝ （１−２ｙ３Ｓ）・Σｙｉｊ
−Ｘ・２Ｉ （０≦ｊ＜Ｍ）Ｊ １冨Ｏ を出力する乗算器において、前記乗算係数の非零の項係
数がｉビットの位置にある場合に前記乗算入力データを
ｉビット左シフトしたシフトデータな前記乗算係数の非
零の各項係数について用意し前記Ｍ個の各乗算係数の項
係数の最上位の非零の項係数に対する前記シフトデータ
を入力とし乗算係数選択信号（ＳＥＬ）により１個を選
択し出力する第１のセレクタと、前記乗算係数の最上位
以下にある非零の項係数についても同様にしてＭ個の各
乗算係数の項係数の最上位以下の非零の項係数に対する
前記シフトデータを入力とし前記乗算係数選択信号によ
り１個を選択し出力する第２．第３．・・・、第ｍのセ
レクタと、前記第２．第３．・・・、第ｍのセレクタに
１個ずつ接続され後記（ｍ−１）個のスイッチ制御イン
バータに対してそれぞれに入力される（ｍ−１）個の２
の補数演算制御信号ＩＶＴ（１）、 ＩＶＴ（２）、
・、 ＩＶＴ（ｍ−１）が１１１１１の場合ビット反転
を行い＋１０１）の場合ビット反転を行わない第１．第
２．・・・、第（ｍ−１）個のスイッチ制御インバータ
と、前記２の補数制御信号ＩＶＴ（１）、 ＩＶＴ（２
）、 ・・・ＩＶＴ（ｍ−１）がキャリー入力（ＣＩ）
され前記第１．第２．−・・第（ｍ−１）のスイッチ制
御インバータの出力データと第」のセレクタの出力デー
タの計ｍ個のデータを加算する加算回路と、該加算回路
の出力データを入力とし２の補数演算制御信号ＩＶＴ（
ｍ）が““１”の場合にビット反転を行い（（０１１の
場合ビット反転を行わないスイッチ制御インバータｍと
、前記２の補数演算制御信号ＩＶＴ（ｍ）がキャリー入
力（ＣＩ）に接続され前記スイッチ制御インバータｍの
出力データとの加算を行い出力データを乗算結果とする
加算器から構成される乗算器である。
とする（ｎ＋１）ビットの最小重み表示の予め定められ
たＭ個の乗算係数 Ｙ、 ＝ （１−２ｙ、”）：Ｅ、 ｙｉＪ・２１
（０≦ｊ＜Ｍ）（ｙｓ。は極性符号でｙｊ＝Ｑの場合に
正数を、ｙｓｉ＝１の場」
」 合に負数を表わす。乗算係数の項係数ｙ、ｊは０，１゜
」 −１のいずれか、ただし最上位の乗算係数の非零の項係
数の値は１とする。乗算係数の非零の項係数の数はｍ≦
（（ｎ／２） ＋ １）である）の乗算を行い、２の補
数表示の乗算結果 Ｐ、 ＝ Ｘ−Ｙ、 ＝ （１−２ｙ３Ｓ）・Σｙｉｊ
−Ｘ・２Ｉ （０≦ｊ＜Ｍ）Ｊ １冨Ｏ を出力する乗算器において、前記乗算係数の非零の項係
数がｉビットの位置にある場合に前記乗算入力データを
ｉビット左シフトしたシフトデータな前記乗算係数の非
零の各項係数について用意し前記Ｍ個の各乗算係数の項
係数の最上位の非零の項係数に対する前記シフトデータ
を入力とし乗算係数選択信号（ＳＥＬ）により１個を選
択し出力する第１のセレクタと、前記乗算係数の最上位
以下にある非零の項係数についても同様にしてＭ個の各
乗算係数の項係数の最上位以下の非零の項係数に対する
前記シフトデータを入力とし前記乗算係数選択信号によ
り１個を選択し出力する第２．第３．・・・、第ｍのセ
レクタと、前記第２．第３．・・・、第ｍのセレクタに
１個ずつ接続され後記（ｍ−１）個のスイッチ制御イン
バータに対してそれぞれに入力される（ｍ−１）個の２
の補数演算制御信号ＩＶＴ（１）、 ＩＶＴ（２）、
・、 ＩＶＴ（ｍ−１）が１１１１１の場合ビット反転
を行い＋１０１）の場合ビット反転を行わない第１．第
２．・・・、第（ｍ−１）個のスイッチ制御インバータ
と、前記２の補数制御信号ＩＶＴ（１）、 ＩＶＴ（２
）、 ・・・ＩＶＴ（ｍ−１）がキャリー入力（ＣＩ）
され前記第１．第２．−・・第（ｍ−１）のスイッチ制
御インバータの出力データと第」のセレクタの出力デー
タの計ｍ個のデータを加算する加算回路と、該加算回路
の出力データを入力とし２の補数演算制御信号ＩＶＴ（
ｍ）が““１”の場合にビット反転を行い（（０１１の
場合ビット反転を行わないスイッチ制御インバータｍと
、前記２の補数演算制御信号ＩＶＴ（ｍ）がキャリー入
力（ＣＩ）に接続され前記スイッチ制御インバータｍの
出力データとの加算を行い出力データを乗算結果とする
加算器から構成される乗算器である。
（作用）
本発明の詳細な説明するために、最小重み表示について
簡単に説明する。詳細は文献：嵩、都倉、岩垂、稲垣著
「符号理論Ｊ ｐ４２６〜ｐ４３３（コロナ社刊）を参
照されたい。
簡単に説明する。詳細は文献：嵩、都倉、岩垂、稲垣著
「符号理論Ｊ ｐ４２６〜ｐ４３３（コロナ社刊）を参
照されたい。
整数Ｎ（＜ ２ｎ）は、基数を２にとり各項の項係数凧
に０、 ＋１．−１を許せば Ｎ＝ｂｏ２０＋ｂ１２１＋ｂ２２２＋・・・ｂｎ−１２
ｎ−１＜１）ｂ、（（−１，０，＋１）、 ｉ＝０．
１，２．−、（ｎ−１）のように表示することができ、
式（１）の表示の中で非零の項係数の数が最小であるも
のを最小重み表示という。式（１）が整数Ｎの最小重み
表示であるためには、式（１）において隣合う非零の項
係数が存在しない、すなわち、 ｂｉｂｉ＋１”０（ｔ＝＝０，１，２．−・、ｎ ２
） （２＞という条件が成立すればよく
、逆に式（２）の成立する表示は最小重み表示であり、
かつ、式（２）の条件を満たす最小重み表示は−通りで
ある。さらに最小重み表示では、ｎビットの２進数Ｎの
式（２）の条件を満たす最小重み表示のビット数はなか
だが（ｎ＋１）であり、非零の項係数の数は（（ｎ／２
）＋１）を越えないことが知られている。本発明におい
ては、絶対値を前述の最小重み表示で表わし、これに極
性符号を付加して前記極性符号が０ならば正整数を１な
らば負整数を表わすとして、正負の整数を表現する。
に０、 ＋１．−１を許せば Ｎ＝ｂｏ２０＋ｂ１２１＋ｂ２２２＋・・・ｂｎ−１２
ｎ−１＜１）ｂ、（（−１，０，＋１）、 ｉ＝０．
１，２．−、（ｎ−１）のように表示することができ、
式（１）の表示の中で非零の項係数の数が最小であるも
のを最小重み表示という。式（１）が整数Ｎの最小重み
表示であるためには、式（１）において隣合う非零の項
係数が存在しない、すなわち、 ｂｉｂｉ＋１”０（ｔ＝＝０，１，２．−・、ｎ ２
） （２＞という条件が成立すればよく
、逆に式（２）の成立する表示は最小重み表示であり、
かつ、式（２）の条件を満たす最小重み表示は−通りで
ある。さらに最小重み表示では、ｎビットの２進数Ｎの
式（２）の条件を満たす最小重み表示のビット数はなか
だが（ｎ＋１）であり、非零の項係数の数は（（ｎ／２
）＋１）を越えないことが知られている。本発明におい
ては、絶対値を前述の最小重み表示で表わし、これに極
性符号を付加して前記極性符号が０ならば正整数を１な
らば負整数を表わすとして、正負の整数を表現する。
次に乗算器の構成方法について説明する。
最小重み表示された乗数係数Ｙ、の絶対値ＩＹ、１は式
１式％ 乗算入力データＸと前記ＩＹＩの積Ｑは、式（４）で表
される。
１式％ 乗算入力データＸと前記ＩＹＩの積Ｑは、式（４）で表
される。
Ｑ７シ”°２” （ＯＳｊ＜Ｍ）
式（４）より、ｙ、ｉの値が１ならば乗算入力データＸ
の」 ｉビット左シルトしたデータを、ｙ、ｉの値が−１なら
ば乗算入力データＸのｉビット左シフトしたデータに２
の補数演算を行ったデータを、ｉが０からｎまでについ
て得て、これらのデータの総和を計算すると、前記Ｘと
前記閑の積Ｑが求まる。次に、前記Ｙの極性符号が１な
らば前記Ｑの２の補数演算を行い前記Ｘと前記Ｙの乗算
結果Ｐを得る。複数の乗算係数を実現するには、セレク
タにより乗算入力データの左シフトデータを切り換えれ
ばよい。本構成は、２の補数演算回路をスイッチ制御イ
ンバータと加算器のキャリー入力で実現すると、前記乗
算係数の非零となる項係数の最大数はｍ ＝（（ｎ／２
）＋１）であるから、ｍ個のセレクタのｍ個のスイッチ
制御インバータ、ｍ個のキャリー入力付き（ｍ−１）入
力加算回路と、１個のキャリー入力付き加算器で実現で
き、従来の技術で説明したＢｏｏｔｈの乗算器に比べて
、Ｂｏｏｔｈのアルゴリズムの論理回路、Ｘ、 ２Ｘの
切り替え回路が必要なくなるので、簡単な構成で小型化
が図れる。
の」 ｉビット左シルトしたデータを、ｙ、ｉの値が−１なら
ば乗算入力データＸのｉビット左シフトしたデータに２
の補数演算を行ったデータを、ｉが０からｎまでについ
て得て、これらのデータの総和を計算すると、前記Ｘと
前記閑の積Ｑが求まる。次に、前記Ｙの極性符号が１な
らば前記Ｑの２の補数演算を行い前記Ｘと前記Ｙの乗算
結果Ｐを得る。複数の乗算係数を実現するには、セレク
タにより乗算入力データの左シフトデータを切り換えれ
ばよい。本構成は、２の補数演算回路をスイッチ制御イ
ンバータと加算器のキャリー入力で実現すると、前記乗
算係数の非零となる項係数の最大数はｍ ＝（（ｎ／２
）＋１）であるから、ｍ個のセレクタのｍ個のスイッチ
制御インバータ、ｍ個のキャリー入力付き（ｍ−１）入
力加算回路と、１個のキャリー入力付き加算器で実現で
き、従来の技術で説明したＢｏｏｔｈの乗算器に比べて
、Ｂｏｏｔｈのアルゴリズムの論理回路、Ｘ、 ２Ｘの
切り替え回路が必要なくなるので、簡単な構成で小型化
が図れる。
（実施例）
次に本発明の実施例を図面を参照しながら説明する。第
２図は本発明の乗算器の実施例である。本実施例は、２
個の乗算係数をとり、乗算係数の非零となる項係数が最
大３個の場合の乗算器の例である。
２図は本発明の乗算器の実施例である。本実施例は、２
個の乗算係数をとり、乗算係数の非零となる項係数が最
大３個の場合の乗算器の例である。
セレクタ２００は乗算係数の最上位の非零となる項係数
に対応する乗算入力の左シフトデータを、セレクタ２０
１．２０２は残りの乗算係数の非零となる項係数に対応
し各々乗算入力データの左シフトデータを係数選択信号
ＳＥＬによって選択する。但し、各セレクタの対応する
乗算係数の項係数がＯとなる場合は０を選択する。イン
バータ２０３．２０４は、セレクタ２０１、２０２が対
応する乗算係数の項係数が−１のとき２の補数制御信号
ＩＶＴ（１）、ＩＶＴ（２）が“１”となりデータのビ
ット反転を実行し、同時に、２の補数制御信号ＩＶＴ（
１）、 ＩＶＴ（２）＆：より加算器２０５．２０６ノ
キヤ’）−入力（ＣＩ）に““１”が入力されて、２の
補数演算を行い、同時に、加算器２０５．２０６はセレ
クタ２００とインバータ２０３．２０４の出力データを
加算して、乗算入力データＸと乗算係数の絶対値ＩＹＩ
の乗算を実行する。乗算係数が負の場合は、２の補数制
御信号ＩＶＴ（３）が““１”となりインバータ２０７
でビット反転を行い、同時に２の補数制御信号ＩＶＴ（
３）により加算器２０８のキャリー入力（ｃｒ）に““
１”が入力され２の補数演算を実行する。加算器２０８
は外部からの加算入力にと乗算結果との加算に用いるこ
とも可能である。
に対応する乗算入力の左シフトデータを、セレクタ２０
１．２０２は残りの乗算係数の非零となる項係数に対応
し各々乗算入力データの左シフトデータを係数選択信号
ＳＥＬによって選択する。但し、各セレクタの対応する
乗算係数の項係数がＯとなる場合は０を選択する。イン
バータ２０３．２０４は、セレクタ２０１、２０２が対
応する乗算係数の項係数が−１のとき２の補数制御信号
ＩＶＴ（１）、ＩＶＴ（２）が“１”となりデータのビ
ット反転を実行し、同時に、２の補数制御信号ＩＶＴ（
１）、 ＩＶＴ（２）＆：より加算器２０５．２０６ノ
キヤ’）−入力（ＣＩ）に““１”が入力されて、２の
補数演算を行い、同時に、加算器２０５．２０６はセレ
クタ２００とインバータ２０３．２０４の出力データを
加算して、乗算入力データＸと乗算係数の絶対値ＩＹＩ
の乗算を実行する。乗算係数が負の場合は、２の補数制
御信号ＩＶＴ（３）が““１”となりインバータ２０７
でビット反転を行い、同時に２の補数制御信号ＩＶＴ（
３）により加算器２０８のキャリー入力（ｃｒ）に““
１”が入力され２の補数演算を実行する。加算器２０８
は外部からの加算入力にと乗算結果との加算に用いるこ
とも可能である。
（発明の効果）
本発明によると、セレクタ、インバータおよび加算器の
キャリー入力を制御することにより予め定められた複数
の最小重み表示された乗算係数と入力データの乗算が簡
単に実現でき、乗算係数が限定されている乗算器を簡単
化、小型化できる。
キャリー入力を制御することにより予め定められた複数
の最小重み表示された乗算係数と入力データの乗算が簡
単に実現でき、乗算係数が限定されている乗算器を簡単
化、小型化できる。
第１図は本発明の乗算器の構成を示す図、第２図は本発
明の実施例を示す図、第３図は従来の乗算器の例を表す
図である。 図において、１００−１．１００−２． ＝・、 １０
０−ｍはセレクタ、１０１−１．１０１−２．・・・、
１０１−ｍはスイッチ制御インバータ、１０２は加算
回路、１０３は加算器、２００．２０１．２０２はセレ
クタ、２０３．２０４．２０７はスイッチ制御インバー
タ、２０５、２０６．２０８はキャリー入力付き加算器
、３０１はＢｏｏｔｈのアルゴリズムの論理回路、３０
２はＸ、 ２Ｘの切り替え回路、３０３は加減算切り替
え回路、３０４は桁上げ先見法（ＣＬＡ）加算回路、３
０５は最上位ビット（ＭＳＢ）処理回路である。
明の実施例を示す図、第３図は従来の乗算器の例を表す
図である。 図において、１００−１．１００−２． ＝・、 １０
０−ｍはセレクタ、１０１−１．１０１−２．・・・、
１０１−ｍはスイッチ制御インバータ、１０２は加算
回路、１０３は加算器、２００．２０１．２０２はセレ
クタ、２０３．２０４．２０７はスイッチ制御インバー
タ、２０５、２０６．２０８はキャリー入力付き加算器
、３０１はＢｏｏｔｈのアルゴリズムの論理回路、３０
２はＸ、 ２Ｘの切り替え回路、３０３は加減算切り替
え回路、３０４は桁上げ先見法（ＣＬＡ）加算回路、３
０５は最上位ビット（ＭＳＢ）処理回路である。
Claims (1)
- 【特許請求の範囲】 ２の補数表示の乗算入力データＸと２を基数とする（ｎ
＋１）ビットの最小重み表示の予め定められたＭ個の乗
算係数 ▲数式、化学式、表等があります▼（０≦ｊ＜Ｍ） （ｙ＾ｓ＿ｊは極性符号でｙ＾ｓ＿ｊ＝０の場合に正数
を、ｙ＾ｓ＿ｊ＝１の場合に負数を表わす。乗算係数の
項係数ｙ＿ｊ＾ｉは０、１、−１のいずれか、ただし最
上位の乗算係数の非零の項係数の値は１とする。乗算係
数の非零の項係数の数はｍ≦（（ｎ／２）＋１）である
）の乗算を行い、２の補数表示の乗算結果 ▲数式、化学式、表等があります▼（０≦ｊ＜Ｍ） を出力する乗算器において、前記乗算係数の非零の項係
数がｉビットの位置にある場合に前記乗算入力データを
ｉビット左シフトしたシフトデータを前記乗算係数の非
零の各項係数について用意し前記Ｍ個の各乗算係数の項
係数の最上位の非零の項係数に対する前記シフトデータ
を入力とし乗算係数選択信号（ＳＥＬ）により１個を選
択し出力する第１のセレクタと、前記乗算係数の最上位
以下にある非零の項係数についても同様にしてＭ個の各
乗算係数の項係数の最上位以下の非零の項係数に対する
前記シフトデータを入力とし前記乗算係数選択信号によ
り１個を選択し出力する第２、第３、・・・、第ｍのセ
レクタと、前記第２、第３、・・・、第ｍのセレクタに
１個ずつ接続され後記（ｍ−１）個のスイッチ制御イン
バータに対してそれぞれに入力される、（ｍ−１）個の
２の補数演算制御信号ＩＶＴ（１）、ＩＶＴ（２）、・
・・、ＩＶＴ（ｍ−１）が“１”の場合ビット反転を行
い“０”の場合ビット反転を行わない第１、第２、・・
・、第（ｍ−１）のスイッチ制御インバータと、前記２
の補数制御信号ＩＶＴ（１）、ＩＶＴ（２）、・・・、
ＩＶＴ（ｍ−１）がキャリー入力（ＣＩ）され前記第１
、第２、・・・、第（ｍ−１）のスイッチ制御インバー
タの出力データと第１のセレクタの出力データの計ｍ個
のデータを加算する加算回路と、該加算回路の出力デー
タを入力とし２の補数演算制御信号ＩＶＴ（ｍ）が“１
”の場合にビット反転を行い“０”の場合ビット反転行
わない第ｍのスイッチ制御インバータと、前記２の補数
演算制御信号ＩＶＴ（ｍ）がキャリー入力（ＣＩ）に接
続され前記第ｍのスイッチ制御インバータの出力データ
との加算を行い出力データを乗算結果とする加算器から
構成されることを特徴とする乗算器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63269732A JP2606326B2 (ja) | 1988-10-25 | 1988-10-25 | 乗算器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63269732A JP2606326B2 (ja) | 1988-10-25 | 1988-10-25 | 乗算器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02115929A true JPH02115929A (ja) | 1990-04-27 |
| JP2606326B2 JP2606326B2 (ja) | 1997-04-30 |
Family
ID=17476396
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63269732A Expired - Lifetime JP2606326B2 (ja) | 1988-10-25 | 1988-10-25 | 乗算器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2606326B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000051099A (ko) * | 1999-01-19 | 2000-08-16 | 정몽규 | 터보랙 현상 방지 장치 |
| JP2008242594A (ja) * | 2007-03-26 | 2008-10-09 | Nec Electronics Corp | フィルタ演算器及び動き補償装置 |
| JP2011023013A (ja) * | 2005-05-25 | 2011-02-03 | Qualcomm Inc | デジタルシグナルプロセッサにおいて、２の補数演算を実行するシステム及び方法 |
Citations (3)
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1988
- 1988-10-25 JP JP63269732A patent/JP2606326B2/ja not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| JP2606326B2 (ja) | 1997-04-30 |
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