JPS63217596A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS63217596A JPS63217596A JP62051354A JP5135487A JPS63217596A JP S63217596 A JPS63217596 A JP S63217596A JP 62051354 A JP62051354 A JP 62051354A JP 5135487 A JP5135487 A JP 5135487A JP S63217596 A JPS63217596 A JP S63217596A
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- bit line
- circuit
- memory device
- semiconductor memory
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/20—Memory cell initialisation circuits, e.g. when powering up or down, memory clear, latent image memory
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
- G11C11/419—Read-write [R-W] circuits
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は半導体記憶装置に関し、特に段数のメモリセ
ルに記憶されている各データを全て同一のデータに書替
えるデータクリア技術に係る。
ルに記憶されている各データを全て同一のデータに書替
えるデータクリア技術に係る。
（従来の技術）
第７図に従来のＳＲＡＭの構成を示す。この図において
、ｌはアドレス入力端子、２はアドレス入力端子ｌから
のアドレス信号が導かれるアドレス入力回路、３はアド
レス入力回路２から導かれる行アドレス信号をデコード
する行デコーダ、４は行デコーダ３の出力により選択駆
動されるワード線、５，５はビット線対、６はビット線
対５゜５と電源端子ＶＤＤとの間に接続された負荷、８
（ｊビット線対５．５に同一列のものが■数個づつ接続
されると共に前記ワード線４に同一行のものが腹数個づ
つ接続されたスタティック型のメモリセル、９は前記ビ
ット線対５、「に１個づつ接続されたセンスアンプ、１
０は前記ビット線対５，５に１個づつ接続された書込み
回路、＋１は書込み信号端子１２からの書込み信号入力
に基づいて前記書込み回路ＩＯの書込み動作を制御する
書込み制御回路、１３は前記アドレス入力回路２から導
かれる列アドレス信号をデコードして前記ビット線対５
゜「を選択駆動する列デコーダ、１４はデータ人出力端
子１５を介して外部とのデータの入出力を行なうための
データ入出力回路である。
、ｌはアドレス入力端子、２はアドレス入力端子ｌから
のアドレス信号が導かれるアドレス入力回路、３はアド
レス入力回路２から導かれる行アドレス信号をデコード
する行デコーダ、４は行デコーダ３の出力により選択駆
動されるワード線、５，５はビット線対、６はビット線
対５゜５と電源端子ＶＤＤとの間に接続された負荷、８
（ｊビット線対５．５に同一列のものが■数個づつ接続
されると共に前記ワード線４に同一行のものが腹数個づ
つ接続されたスタティック型のメモリセル、９は前記ビ
ット線対５、「に１個づつ接続されたセンスアンプ、１
０は前記ビット線対５，５に１個づつ接続された書込み
回路、＋１は書込み信号端子１２からの書込み信号入力
に基づいて前記書込み回路ＩＯの書込み動作を制御する
書込み制御回路、１３は前記アドレス入力回路２から導
かれる列アドレス信号をデコードして前記ビット線対５
゜「を選択駆動する列デコーダ、１４はデータ人出力端
子１５を介して外部とのデータの入出力を行なうための
データ入出力回路である。
前記メモリセル８としては例えば第８図に示すような抵
抗負荷型のメモリセルが使用される。この抵抗負荷型の
メモリセル８は、抵抗Ｒ１、Ｒ２とＮチャンネル型ＭＯ
ＳトランジスタＮｌ 、Ｎ２とから成るフリップフロッ
プと、ワード線４の電位に基づきフリップフロップとビ
ット線対５．５との間でデータの受渡しを行なう伝送ゲ
ート用のＮチャンネル型ＭＯＳトランジスタＮ３ 、Ｎ
４とから構成されている。
抗負荷型のメモリセルが使用される。この抵抗負荷型の
メモリセル８は、抵抗Ｒ１、Ｒ２とＮチャンネル型ＭＯ
ＳトランジスタＮｌ 、Ｎ２とから成るフリップフロッ
プと、ワード線４の電位に基づきフリップフロップとビ
ット線対５．５との間でデータの受渡しを行なう伝送ゲ
ート用のＮチャンネル型ＭＯＳトランジスタＮ３ 、Ｎ
４とから構成されている。
前記行デコーダ３の１行分に対応するデコーダ回路、お
よび列デコーダ１３の１列分に対応するデコーダ回路は
、それぞれ例えば第９図に示されているような論理回路
で構成されている。すなわち、アドレス信号はナンド回
路３１に供給され、このナンド回路３１の出力がインバ
ータ３２で反°転されて出力線（ワード線あるいは列選
択線）３３に出力される構造になっている。
よび列デコーダ１３の１列分に対応するデコーダ回路は
、それぞれ例えば第９図に示されているような論理回路
で構成されている。すなわち、アドレス信号はナンド回
路３１に供給され、このナンド回路３１の出力がインバ
ータ３２で反°転されて出力線（ワード線あるいは列選
択線）３３に出力される構造になっている。
前記書込み回路１０は例えば第１０図のような回路で構
成することができる。すなわち、この書込み回路１０に
あっては、一端がビット線対５．５にそれぞれ接続され
ている書込み用のＮチャンネル型ＭＯＳトランジスタＮ
４１％Ｎ４２の他端が相互接続されており、この相互接
続点が列選択用のＮチャンネル型ＭＯＳトランジスタＮ
４３を介して接地されている。この列選択用のトランジ
スタＮ４３のゲートには列デコーダ１３からの出力が供
給され、前記書込み用のトランジスタＮ４１％Ｎ４２の
各ゲートには書込み制御線４４．４５を介して書込み制
御回路ＩＩからの書込み信号が供給される。
成することができる。すなわち、この書込み回路１０に
あっては、一端がビット線対５．５にそれぞれ接続され
ている書込み用のＮチャンネル型ＭＯＳトランジスタＮ
４１％Ｎ４２の他端が相互接続されており、この相互接
続点が列選択用のＮチャンネル型ＭＯＳトランジスタＮ
４３を介して接地されている。この列選択用のトランジ
スタＮ４３のゲートには列デコーダ１３からの出力が供
給され、前記書込み用のトランジスタＮ４１％Ｎ４２の
各ゲートには書込み制御線４４．４５を介して書込み制
御回路ＩＩからの書込み信号が供給される。
第１１図は上記のような構成のメモリセル８を含むＳＲ
ＡＭの具体的な回路構成の一部を示すもので、この図に
はメモリセル８の他にＮチャンネル型ＭＯＳトランジス
タＮ５１、Ｎ５２から成る負荷６と、Ｎチャンネル型Ｍ
ＯＳｌ−ランジスタＮ ［ｉｌ。
ＡＭの具体的な回路構成の一部を示すもので、この図に
はメモリセル８の他にＮチャンネル型ＭＯＳトランジス
タＮ５１、Ｎ５２から成る負荷６と、Ｎチャンネル型Ｍ
ＯＳｌ−ランジスタＮ ［ｉｌ。
Ｎ６２から成り列デコーダ１３からの列デコード信号で
制御される列選択用スイッチング回路と、データ入出力
回路１４のデータ人力バッフ７部が示されている。この
データ人力バッファ部は、Ｐチャンネル型ＭＯＳトラン
ジスタｐｔとＮチャンネル型ＭＯ５Ｉ−ランジスタＮ７
１とから成りビット線５に接続されているＣＭＯＳイン
バータ回路１４１と、Ｐチャンネル型ＭＯＳ）ランジス
タＰ２とＮチャンネル型ＭＯＳトランジスタＮ７２とか
ら成りビット線５に接続されているＣＭＯＳインバータ
回路１４２から構成されている。
制御される列選択用スイッチング回路と、データ入出力
回路１４のデータ人力バッフ７部が示されている。この
データ人力バッファ部は、Ｐチャンネル型ＭＯＳトラン
ジスタｐｔとＮチャンネル型ＭＯ５Ｉ−ランジスタＮ７
１とから成りビット線５に接続されているＣＭＯＳイン
バータ回路１４１と、Ｐチャンネル型ＭＯＳ）ランジス
タＰ２とＮチャンネル型ＭＯＳトランジスタＮ７２とか
ら成りビット線５に接続されているＣＭＯＳインバータ
回路１４２から構成されている。
次に、上記のようなＳＲＡＭの書込み動作を説明する。
例えば、メモリセル８にデータ“１“が記憶されている
状態、すなわちフリップフロップのノードＣ，Ｄにそれ
ぞれ“１”、“０”レベルが保持されている状態で、こ
のデータを“０”に書替える場合を考える。この場合に
は、インバータ回路１４２からビット線５に“０″レベ
ルが、インバータ回路１４１からビット線５に“１″レ
ベルが人力され、ノードＤにはまず電源ＶＤＤからトラ
ンジスタＮ５２、Ｎ４を介して流れる電流１１と電源Ｖ
ＤＤからトランジスタＰＩ、Ｎ６２、Ｎ４を介して流れ
る電流１２との和の電流ｉ３が充電電流として流れる込
む。また、ノードＣからはトランジスタＮ３ 、Ｎ６１
ＳＮ７２を介して接地端子ＶＳＳに放電電流ｉ４が流れ
る。この結果、ノードＣの電位が下がり、ノードＤの電
位が上がるため、トランジスタＮ１はオフからオン状態
に、トランジスタＮ２はオンからオフ状態にそれぞれそ
の導通状態が変化する。この結果、電源端子ＶＤＤから
接地端子ＶＳＳには、トランジスタＮ５１、ＮＯＩ、お
よびＮ７２を介した貫通電流Ｉｔと、トランジスタＮ５
１、Ｎ３、およびＮｌを介した貫通電流Ｉ２がデータ書
込みの期間中ずっと流れ続ける。このようなビット線を
流れる貫通電流１１、Ｉ２によって、書込み動作時には
比較的大きな電力が消費されることになる。
状態、すなわちフリップフロップのノードＣ，Ｄにそれ
ぞれ“１”、“０”レベルが保持されている状態で、こ
のデータを“０”に書替える場合を考える。この場合に
は、インバータ回路１４２からビット線５に“０″レベ
ルが、インバータ回路１４１からビット線５に“１″レ
ベルが人力され、ノードＤにはまず電源ＶＤＤからトラ
ンジスタＮ５２、Ｎ４を介して流れる電流１１と電源Ｖ
ＤＤからトランジスタＰＩ、Ｎ６２、Ｎ４を介して流れ
る電流１２との和の電流ｉ３が充電電流として流れる込
む。また、ノードＣからはトランジスタＮ３ 、Ｎ６１
ＳＮ７２を介して接地端子ＶＳＳに放電電流ｉ４が流れ
る。この結果、ノードＣの電位が下がり、ノードＤの電
位が上がるため、トランジスタＮ１はオフからオン状態
に、トランジスタＮ２はオンからオフ状態にそれぞれそ
の導通状態が変化する。この結果、電源端子ＶＤＤから
接地端子ＶＳＳには、トランジスタＮ５１、ＮＯＩ、お
よびＮ７２を介した貫通電流Ｉｔと、トランジスタＮ５
１、Ｎ３、およびＮｌを介した貫通電流Ｉ２がデータ書
込みの期間中ずっと流れ続ける。このようなビット線を
流れる貫通電流１１、Ｉ２によって、書込み動作時には
比較的大きな電力が消費されることになる。
さらに、ＳＲＡＭ内に設けらた複数のメモリセルの内容
を同一のデータに書替えるデータクリア動作を行なう場
合には、メモリセルを順次選択して前述のようなうな書
込み動作を繰返し実行する必要があるため、このデータ
クリア時における消費電力はさらに大きなものとなる。
を同一のデータに書替えるデータクリア動作を行なう場
合には、メモリセルを順次選択して前述のようなうな書
込み動作を繰返し実行する必要があるため、このデータ
クリア時における消費電力はさらに大きなものとなる。
また、前述したような書込み動作開始時に流れる充放電
電流（ビーク電流）は非常に大きいため、このピーク電
流によって回路にノイズが発生される場合がある。
電流（ビーク電流）は非常に大きいため、このピーク電
流によって回路にノイズが発生される場合がある。
（発明が解決しようとする問題点）
この発明は上記のような点に鑑みなされたもので、従来
の半導体記憶装置では記憶データのデータクリアを行な
う場合にビット線に流れる貫通電流によって非常に大き
な電力が消費される点を改善し、データクリア時に流れ
る貫通電流を防ぐことにより少ない消費電力でデータク
リアを行なうことができる半導体記憶装置を提供するこ
とを目的とする。
の半導体記憶装置では記憶データのデータクリアを行な
う場合にビット線に流れる貫通電流によって非常に大き
な電力が消費される点を改善し、データクリア時に流れ
る貫通電流を防ぐことにより少ない消費電力でデータク
リアを行なうことができる半導体記憶装置を提供するこ
とを目的とする。
［発明の構成］
（問題点を解決するための手段と作用）この発明に係る
半導体記憶装置にあっては、一端がビット線対にそれぞ
れ接続されている負荷の他端側と電源との間にデータク
リア用ビット線電位設定手段を設け、データクリア期間
中においてはこのビット線電位設定手段が制御信号に基
づいて前記ビット線対のいずれか一方を高レベルに他方
を低レベルに設定すると共に、前記データクリア期間中
には行デコーダからのデコード信号によって１つのブロ
ックに対応するワード線全てが駆動されるようにしたも
のである。したがって、書込み回路を利用せずにデータ
クリア動作を実行でき、データクリア動作時にビット線
を介して流れる貫通電流を防ぐことが可能となる。
半導体記憶装置にあっては、一端がビット線対にそれぞ
れ接続されている負荷の他端側と電源との間にデータク
リア用ビット線電位設定手段を設け、データクリア期間
中においてはこのビット線電位設定手段が制御信号に基
づいて前記ビット線対のいずれか一方を高レベルに他方
を低レベルに設定すると共に、前記データクリア期間中
には行デコーダからのデコード信号によって１つのブロ
ックに対応するワード線全てが駆動されるようにしたも
のである。したがって、書込み回路を利用せずにデータ
クリア動作を実行でき、データクリア動作時にビット線
を介して流れる貫通電流を防ぐことが可能となる。
（実施例）
以下、図面を参照してこの発明の詳細な説明する。
第１図はこの発明の一実施例に係るＳ ＲＡＭの構成を
示すもので、従来のＳＲＡＭでは負荷６を構成するＭＯ
Ｓトランジスタのソース側に電源端子ＶＤＤが直接設け
られていたのに対し、このＳＲＡＭにあっては負荷Ｂの
ソース側にデータクリア回路１Ｂが接続されている。さ
らに、行デコーダ３０は、メモリクリア信号が人力され
るとアドレス入力回路１２からのアドレス信号に関係な
く全てのワード線を駆動する構造になっている。また、
他の部分は第７図で示した従来のＳＲＡＭと同一の構成
であり、その部分には同一の符号が付しである。
示すもので、従来のＳＲＡＭでは負荷６を構成するＭＯ
Ｓトランジスタのソース側に電源端子ＶＤＤが直接設け
られていたのに対し、このＳＲＡＭにあっては負荷Ｂの
ソース側にデータクリア回路１Ｂが接続されている。さ
らに、行デコーダ３０は、メモリクリア信号が人力され
るとアドレス入力回路１２からのアドレス信号に関係な
く全てのワード線を駆動する構造になっている。また、
他の部分は第７図で示した従来のＳＲＡＭと同一の構成
であり、その部分には同一の符号が付しである。
上記データクリア回路１６は、外部システムから供給さ
れるリセット信号とデータ信号に基づいて上記負荷６の
ソース側端子Ａ、Ｂの電位をそれぞれ設定するものであ
る。すなわち、データクリア回路１６は、メモリクリア
信号が”０”レベルの場合には上記端子ＡＳＢがそれぞ
れ“１”レベルに設定し、メモリクリア信号が“１”レ
ベルの場合には例えば上記端子Ａをデータ信号のレベル
に、上記端子Ｂをデータ信号の反転レベルに設定する。
れるリセット信号とデータ信号に基づいて上記負荷６の
ソース側端子Ａ、Ｂの電位をそれぞれ設定するものであ
る。すなわち、データクリア回路１６は、メモリクリア
信号が”０”レベルの場合には上記端子ＡＳＢがそれぞ
れ“１”レベルに設定し、メモリクリア信号が“１”レ
ベルの場合には例えば上記端子Ａをデータ信号のレベル
に、上記端子Ｂをデータ信号の反転レベルに設定する。
上記のようなデータクリア回路Ｉ６は、例えば第２図に
示すような論理回路で構成することができる。すなわち
、メモリクリア信号はナンド回路１８１の一方の人力に
供給されると共に、ナンド回路１６２の一方の人力に供
給される。上記ナンド回路１６１の他方の入力にはイン
バータ回路１６３ ヲ介してデータ信号が供給され、ま
た上記ナンド回路１Ｂ２の他方の人力にはデータ信号が
直接供給されている。そして、ナンド回路１１３１の出
力は」−肥端子Ａに結合され、ナンド回路１８２の出力
は−Ｌ紀端子Ｂに結合される。
示すような論理回路で構成することができる。すなわち
、メモリクリア信号はナンド回路１８１の一方の人力に
供給されると共に、ナンド回路１６２の一方の人力に供
給される。上記ナンド回路１６１の他方の入力にはイン
バータ回路１６３ ヲ介してデータ信号が供給され、ま
た上記ナンド回路１Ｂ２の他方の人力にはデータ信号が
直接供給されている。そして、ナンド回路１１３１の出
力は」−肥端子Ａに結合され、ナンド回路１８２の出力
は−Ｌ紀端子Ｂに結合される。
第３図は上記行デコーダ３０の１行分に対応する行デコ
ーダ回路の具体的な回路構成の一例を示すものである。
ーダ回路の具体的な回路構成の一例を示すものである。
すなわち、この行デコーダ回路にあっては、一端が電源
端子ＶＤＤに接続された負荷３０１の他端に行アドレス
信号のビット数ｎと同数のＭＯＳトランジスタＱ１〜Ｑ
ｎが直列に接続されている。これら直列接続されたＭＯ
Ｓ）ランジスタＱ１〜Ｑｎの各導電型の組合せは１行毎
に異なるように設定されており、この導電型の組合せと
各トランジスタのゲートに供給される行アドレス信号と
が一致し、全てのトランジスタがオン状態となった場合
に、インバータ回路３０２から“１”レベルの信号が出
力されてワード線４が駆動される。さらに、インバータ
回路３０２の入力端と接地端子ＶＳＳ間に挿入されたＮ
チャンネル型ＭＯＳトランジスタＮ３０のゲートにはメ
モリクリア信号が供給されるので、このメモリクリア信
号が“１″レベルの場合すなわちデータクリア期間には
、行アドレス信号に関係なくワード線４が駆動される。
端子ＶＤＤに接続された負荷３０１の他端に行アドレス
信号のビット数ｎと同数のＭＯＳトランジスタＱ１〜Ｑ
ｎが直列に接続されている。これら直列接続されたＭＯ
Ｓ）ランジスタＱ１〜Ｑｎの各導電型の組合せは１行毎
に異なるように設定されており、この導電型の組合せと
各トランジスタのゲートに供給される行アドレス信号と
が一致し、全てのトランジスタがオン状態となった場合
に、インバータ回路３０２から“１”レベルの信号が出
力されてワード線４が駆動される。さらに、インバータ
回路３０２の入力端と接地端子ＶＳＳ間に挿入されたＮ
チャンネル型ＭＯＳトランジスタＮ３０のゲートにはメ
モリクリア信号が供給されるので、このメモリクリア信
号が“１″レベルの場合すなわちデータクリア期間には
、行アドレス信号に関係なくワード線４が駆動される。
第４図は行デコーダ３０の他の回路構成を示すもので、
この行デコーダ回路にあっては、トランジスタＱ１〜Ｑ
ｎが並列接続されており、この並列接続されたトランジ
スタＱｌ−Ｑｎの共通の一端と接地端子ＶＳＳとの間に
Ｎチャンネル型ＭＯＳトランジスタＮ３０が挿入されて
いる。このトランジスタＮ３０のゲートには、メモリク
リア信号がインバータ回路３０３を介して供給される。
この行デコーダ回路にあっては、トランジスタＱ１〜Ｑ
ｎが並列接続されており、この並列接続されたトランジ
スタＱｌ−Ｑｎの共通の一端と接地端子ＶＳＳとの間に
Ｎチャンネル型ＭＯＳトランジスタＮ３０が挿入されて
いる。このトランジスタＮ３０のゲートには、メモリク
リア信号がインバータ回路３０３を介して供給される。
すなわち、１”レベルのメモリクリア信号が供給された
場合には、トランジスタＮ３０がオフ状態となるので、
行アドレス信号に関係なくインバータ回路３０２を介し
てインバータ回路３０４から“１＃レベルが出力され、
ワード線４が駆動される。
場合には、トランジスタＮ３０がオフ状態となるので、
行アドレス信号に関係なくインバータ回路３０２を介し
てインバータ回路３０４から“１＃レベルが出力され、
ワード線４が駆動される。
第５図は上記のような構成のＳＲＡＭの具体的な回路構
成の一部を示すもので、この図にはデータクリア回路１
Ｂの他にＮチャンネル型ＭＯＳ）ランジスタＮ５１．Ｎ
５２から成る負荷６、Ｎチャンネル型ＭＯＳトランジス
タＮ［ｉｌ、Ｎ８２から成り列デコーダ１３からのデコ
ード出力で制御される列選択用スイッチング回路、およ
びデータ人出力回路１４のデータ人力バッファ部が示さ
れている。このデータ人力バッファ部は、Ｐチャンネル
型ＭＯＳトランジスタＰ１とＮチャンネル型ＭＯＳトラ
ンジスタＮ７１とから成るＣＭＯＳインバータ回路１４
１と、Ｐチャンネル型ＭＯ３）ランジスタＰ２とＮチャ
ンネル型ＭＯＳトランジスタＮ７２とから成るＣＭＯＳ
インバータ回路１４２とから構成されている。
成の一部を示すもので、この図にはデータクリア回路１
Ｂの他にＮチャンネル型ＭＯＳ）ランジスタＮ５１．Ｎ
５２から成る負荷６、Ｎチャンネル型ＭＯＳトランジス
タＮ［ｉｌ、Ｎ８２から成り列デコーダ１３からのデコ
ード出力で制御される列選択用スイッチング回路、およ
びデータ人出力回路１４のデータ人力バッファ部が示さ
れている。このデータ人力バッファ部は、Ｐチャンネル
型ＭＯＳトランジスタＰ１とＮチャンネル型ＭＯＳトラ
ンジスタＮ７１とから成るＣＭＯＳインバータ回路１４
１と、Ｐチャンネル型ＭＯ３）ランジスタＰ２とＮチャ
ンネル型ＭＯＳトランジスタＮ７２とから成るＣＭＯＳ
インバータ回路１４２とから構成されている。
この図では、データクリア回路１６を構成するナンド回
路１６１ 、１６２ 、およびインバータ回路１６３を
それぞれトランジスタによって構成した例が示されてい
る。すなわち、ナンド回路１６１はＰチャンネル型ＭＯ
ＳトランジスタＰＯＩ、ＰＯ２と、Ｎチャンネル型ＭＯ
ＳトランジスタＮＯＩ、ＮＯ２から構成され、ナンド回
路１６２はＰチャンネル型ＭＯＳトランジスタＰＯ３、
ＰＯ４とＮチャンネル型ＭＯＳトランジスタＮＯ３、Ｎ
Ｏ４から構成され、そして、インバータ回路１８３はＰ
チャンネル型ＭＯＳトランジスタＰＯ５とＮチャンネル
型ＭＯ５Ｉ−ランジスタＮＯ５から構成されている。
路１６１ 、１６２ 、およびインバータ回路１６３を
それぞれトランジスタによって構成した例が示されてい
る。すなわち、ナンド回路１６１はＰチャンネル型ＭＯ
ＳトランジスタＰＯＩ、ＰＯ２と、Ｎチャンネル型ＭＯ
ＳトランジスタＮＯＩ、ＮＯ２から構成され、ナンド回
路１６２はＰチャンネル型ＭＯＳトランジスタＰＯ３、
ＰＯ４とＮチャンネル型ＭＯＳトランジスタＮＯ３、Ｎ
Ｏ４から構成され、そして、インバータ回路１８３はＰ
チャンネル型ＭＯＳトランジスタＰＯ５とＮチャンネル
型ＭＯ５Ｉ−ランジスタＮＯ５から構成されている。
次に、このよう構成のＳＲＡＭのメモリクリア動作を説
明する。
明する。
今、メモリセル８に′１”レベルが書込まれている状態
、すなわちフリップフロップのノードＣに１”レベルが
保持され、ノードＤに“０”レベルが保持されている状
態とする。この状態で、トランジスタＮ６１．、Ｎ６２
を共にオフ状態にしておき、データクリア回路１６に“
１″レベルのメモリクリア信号と“Ｏ°レベルのデータ
信号を供給すると、端子Ａは“Ｏ”レベル、端子Ｂは“
１“レベルに設定される。そして、まずノードＤにはト
ランジスタＰＯ３、Ｎ５２、Ｎ４を介して電源端子ＶＤ
Ｄから電流ｉ０１が充電電流として流れ込み、ノードＣ
からはトランジスタＮ３、Ｎ５１、ＮＯＩ、ＮＯ２を介
して接地端子ＶＳＳに放電電流ｉ０２が流れる。
、すなわちフリップフロップのノードＣに１”レベルが
保持され、ノードＤに“０”レベルが保持されている状
態とする。この状態で、トランジスタＮ６１．、Ｎ６２
を共にオフ状態にしておき、データクリア回路１６に“
１″レベルのメモリクリア信号と“Ｏ°レベルのデータ
信号を供給すると、端子Ａは“Ｏ”レベル、端子Ｂは“
１“レベルに設定される。そして、まずノードＤにはト
ランジスタＰＯ３、Ｎ５２、Ｎ４を介して電源端子ＶＤ
Ｄから電流ｉ０１が充電電流として流れ込み、ノードＣ
からはトランジスタＮ３、Ｎ５１、ＮＯＩ、ＮＯ２を介
して接地端子ＶＳＳに放電電流ｉ０２が流れる。
このような充放電電流によるピーク電流の値は、負荷６
を形成するトランジスタＮ５１、Ｎ５２の抵抗値がトラ
ンジスタＮｅｔＳＮ６２の抵抗値よりも大きく設定され
ていることから、第１１図で説明したような従来のピー
ク電流よりもかなり少なくなる。
を形成するトランジスタＮ５１、Ｎ５２の抵抗値がトラ
ンジスタＮｅｔＳＮ６２の抵抗値よりも大きく設定され
ていることから、第１１図で説明したような従来のピー
ク電流よりもかなり少なくなる。
そして、このような充放電電流が流れることにより、ノ
ードＣの電位が下がり、ノードＤの電位が上がるため、
トランジスタＮｌはオフからオン状態に、トランジスタ
Ｎ２はオンからオフ状態にその導通状態がそれぞれ変化
する。この時、従来のＳＲＡＭではトランジスタＮ５１
．Ｎ３ 、Ｎｌを介して電源端子ＶＤＤから接地端子Ｖ
ＳＳに貫通電流が流れたが、この発明によるＳＲＡＭで
は端子Ａが“０”レベルに設定されているため前述のよ
うな貫通電流は全く流れなくなる。したがって、貫通電
流を流さずにメモリセル８に記憶されていたデータ“１
”を“０“に書替えることが可能となる。また、データ
として“０”が保持されているメモリセルの内容は書替
えられないので、全てのメモリセルの内容をデータ信号
のレベルすなわち“０”レベルに設定することができる
。
ードＣの電位が下がり、ノードＤの電位が上がるため、
トランジスタＮｌはオフからオン状態に、トランジスタ
Ｎ２はオンからオフ状態にその導通状態がそれぞれ変化
する。この時、従来のＳＲＡＭではトランジスタＮ５１
．Ｎ３ 、Ｎｌを介して電源端子ＶＤＤから接地端子Ｖ
ＳＳに貫通電流が流れたが、この発明によるＳＲＡＭで
は端子Ａが“０”レベルに設定されているため前述のよ
うな貫通電流は全く流れなくなる。したがって、貫通電
流を流さずにメモリセル８に記憶されていたデータ“１
”を“０“に書替えることが可能となる。また、データ
として“０”が保持されているメモリセルの内容は書替
えられないので、全てのメモリセルの内容をデータ信号
のレベルすなわち“０”レベルに設定することができる
。
また、データクリア回路１６に“１”レベルのメモリク
リア信号と“１”レベルのデータ信号を供給すれば、同
様にして全てのメモリセルの内容を“１”レベルに設定
できる。
リア信号と“１”レベルのデータ信号を供給すれば、同
様にして全てのメモリセルの内容を“１”レベルに設定
できる。
メモリクリア信号が“０”レベルの場合すなわちデータ
クリア期間でない場合には、端子Ａ、 Ｂの電位が共に
１”レベルに設定されるので、従来と同様にデータバッ
ファ＋４１５１４２からの通常のデータ書込みを実行す
ることができる。
クリア期間でない場合には、端子Ａ、 Ｂの電位が共に
１”レベルに設定されるので、従来と同様にデータバッ
ファ＋４１５１４２からの通常のデータ書込みを実行す
ることができる。
尚、上記実施例においては１列のデータクリアについて
説明したが、このデータクリアはチップ内の全メモリセ
ルに対して行なうこともできる。
説明したが、このデータクリアはチップ内の全メモリセ
ルに対して行なうこともできる。
また、複数のワード線全てを同時に駆動するのでなく、
複数のワード線を数ブロックに分割して、そのブロック
毎にワード線を駆動することも可能である。これは、例
えば、第３図または第４図の行デコーダをその各ブロッ
ク毎に設けることによって実現することができる。
複数のワード線を数ブロックに分割して、そのブロック
毎にワード線を駆動することも可能である。これは、例
えば、第３図または第４図の行デコーダをその各ブロッ
ク毎に設けることによって実現することができる。
また、第２図のデータクリア回路に設けられるナンド回
路１８１％１０２に代えて、第６図に示すような３人力
ナンド回路１６１ ’ 、１６２ ’を用いてデータク
リア回路を構成し、その各３人力ナンド回路１６１ ’
、１８２ ’ の第３の人力にそれぞれ列デコーダか
らの列選択信号を供給すれば、列単位でデータクリアを
実行することもできる。さらに、データクリア回路への
データ信号としてデータ入出力回路からのデータを用い
れば、各列のデータクリアをその列に対応する入力デー
タに基づいて行なうことができる。
路１８１％１０２に代えて、第６図に示すような３人力
ナンド回路１６１ ’ 、１６２ ’を用いてデータク
リア回路を構成し、その各３人力ナンド回路１６１ ’
、１８２ ’ の第３の人力にそれぞれ列デコーダか
らの列選択信号を供給すれば、列単位でデータクリアを
実行することもできる。さらに、データクリア回路への
データ信号としてデータ入出力回路からのデータを用い
れば、各列のデータクリアをその列に対応する入力デー
タに基づいて行なうことができる。
以上、ＳＲＡＭについてのみ記載したが、同様にしてＤ
ＲＡＭの各メモリセルに対しても同一データを同時に書
込むことができる。
ＲＡＭの各メモリセルに対しても同一データを同時に書
込むことができる。
［発明の効果コ
以上のようにこの発明によれば、貫通７は流を流すこと
なくデータクリア動作を実行することができるので、デ
ータクリア動作での消費電力が少なくて済み、半導体記
憶装置の低消費電力化を達成することができるようにな
る。さらに、データ書替えの瞬間に流れるピーク電流の
値が小さくなるため、このピーク電流によるノイズの発
生を押えることができ、信頼性が向上される。
なくデータクリア動作を実行することができるので、デ
ータクリア動作での消費電力が少なくて済み、半導体記
憶装置の低消費電力化を達成することができるようにな
る。さらに、データ書替えの瞬間に流れるピーク電流の
値が小さくなるため、このピーク電流によるノイズの発
生を押えることができ、信頼性が向上される。
第１図はこの発明の一実施例に係る半導体記憶装置を説
明するブロック構成図、第２図は上記半導体記憶装置に
設けられたデータクリア回路の具体的な構成を示す論理
回路図、第３図および第４図はそれぞれ上記半導体記憶
装置に設けられる行デコーダの１行分に対応する構成を
具体的に示す回路構成図、第５図は上記半導体記憶装置
の動作を説明するためにその要部を詳細に示す回路構成
図、第６図は上記データクリア回路の他の構成例を示す
論理回路図、第７図は従来の半導体記憶装置を説明する
ブロック構成図、第８図はメモリセルの具体的な構成を
示す回路構成図、第９図は従来の半導体記憶装置に設け
られる行デコーダおよび列デコーダを説明する論理回路
図、第１０図は書込み回路の具体的な構成を示す回路構
成図、第１１図は従来の半導体記憶装置の動作を説明す
るためにその要部を詳細に示す回路構成図である。 ２・・・アドレス入力回路、６・・・負荷素子、８・・
・メモリセル、９・・・センスアンプ、１０・・・書込
み回路、１１・・・書込み制御回路、１３・・・列デコ
ーダ、１４・・・データ入出力回路、１６・・・データ
クリア回路、３０・・・行デコーダ。 出願人代理人 弁理士 鈴江武彦 棗１図 第２図 第３図 第４図 第６図 第７図 第８図 第９図 名１０図
明するブロック構成図、第２図は上記半導体記憶装置に
設けられたデータクリア回路の具体的な構成を示す論理
回路図、第３図および第４図はそれぞれ上記半導体記憶
装置に設けられる行デコーダの１行分に対応する構成を
具体的に示す回路構成図、第５図は上記半導体記憶装置
の動作を説明するためにその要部を詳細に示す回路構成
図、第６図は上記データクリア回路の他の構成例を示す
論理回路図、第７図は従来の半導体記憶装置を説明する
ブロック構成図、第８図はメモリセルの具体的な構成を
示す回路構成図、第９図は従来の半導体記憶装置に設け
られる行デコーダおよび列デコーダを説明する論理回路
図、第１０図は書込み回路の具体的な構成を示す回路構
成図、第１１図は従来の半導体記憶装置の動作を説明す
るためにその要部を詳細に示す回路構成図である。 ２・・・アドレス入力回路、６・・・負荷素子、８・・
・メモリセル、９・・・センスアンプ、１０・・・書込
み回路、１１・・・書込み制御回路、１３・・・列デコ
ーダ、１４・・・データ入出力回路、１６・・・データ
クリア回路、３０・・・行デコーダ。 出願人代理人 弁理士 鈴江武彦 棗１図 第２図 第３図 第４図 第６図 第７図 第８図 第９図 名１０図
Claims (6)
- （１）データ記憶用の複数のメモリセルと、前記複数の
メモリセルに接続されているビット線対と、 前記各メモリセルにそれぞれ接続されている複数のワー
ド線と、 一端が前記ビット線対にそれぞれ接続されている負荷と
、 前記複数のワード線を１以上のブロックとし、前記複数
のメモリセルに記憶されている各データを同一のデータ
に書替えるためのデータクリア期間中にその１つのブロ
ックの全てのワード線を駆動する行デコーダと、 前記負荷の他端側と電源との間に設けられ、前記データ
クリア期間中に制御信号に基づき前記ビット線対のいず
れか一方のビット線を高レベルに他方のビット線を低レ
ベルに電位設定するデータクリア用ビット線電位設定手
段とを具備することを特徴とする半導体記憶装置。 - （２）前記複数のワード線は全体が１ブロックとして構
成されている特許請求の範囲第１項記載の半導体記憶装
置。 - （３）前記複数のワード線は複数のブロックで構成され
ている特許請求の範囲第１項記載の半導体記憶装置。 - （４）前記データクリア期間中のデータの書替えはビッ
ト線対単位で行なわれる特許請求の範囲第１項乃至第３
項のいずれか１項記載の半導体記憶装置。 - （５）前記データクリア用ビット線電位設定手段による
電位設定では、各ビット線対にそれぞれ対応する入力デ
ータに基づいて各ビット線毎に高レベルにする側のビッ
ト線と低レベルにする側のビット線がそれぞれ決定され
る特許請求の範囲第１項乃至第３項のいずれか１項記載
の半導体記憶装置。 - （６）前記複数のメモリセル全体が同時に同一データに
書替えられる特許請求の範囲第２項記載の半導体記憶装
置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62051354A JPH0612612B2 (ja) | 1987-03-06 | 1987-03-06 | 半導体記憶装置 |
| US07/163,750 US4879686A (en) | 1987-03-06 | 1988-03-03 | Semiconductor memory device with a data clear circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62051354A JPH0612612B2 (ja) | 1987-03-06 | 1987-03-06 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63217596A true JPS63217596A (ja) | 1988-09-09 |
| JPH0612612B2 JPH0612612B2 (ja) | 1994-02-16 |
Family
ID=12884592
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62051354A Expired - Fee Related JPH0612612B2 (ja) | 1987-03-06 | 1987-03-06 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4879686A (ja) |
| JP (1) | JPH0612612B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0359875A (ja) * | 1989-07-27 | 1991-03-14 | Nec Ic Microcomput Syst Ltd | 半導体メモリ |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07109701B2 (ja) * | 1987-11-30 | 1995-11-22 | 株式会社東芝 | キャッシュメモリ |
| US5267210A (en) * | 1988-05-18 | 1993-11-30 | Sgs-Thomson Microelectronics, Inc. | SRAM with flash clear for selectable I/OS |
| EP0430614B1 (en) * | 1989-12-01 | 1996-02-07 | Matsushita Electronics Corporation | A dynamic type semiconductor memory |
| JPH04360095A (ja) * | 1991-06-06 | 1992-12-14 | Nec Corp | 半導体記憶回路 |
| FR2760286B1 (fr) * | 1997-02-28 | 1999-04-16 | Sgs Thomson Microelectronics | Procede d'effacement d'une memoire ram statique et memoire en circuit integre associe |
| US8411491B1 (en) * | 2011-01-03 | 2013-04-02 | Altera Corporation | Memory array with distributed clear transistors and variable memory element power supply |
| US10541011B1 (en) * | 2017-08-01 | 2020-01-21 | SK Hynix Inc. | Electronic device |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4272834A (en) * | 1978-10-06 | 1981-06-09 | Hitachi, Ltd. | Data line potential setting circuit and MIS memory circuit using the same |
| US4393473A (en) * | 1981-07-13 | 1983-07-12 | Fairchild Camera & Instrument Corp. | Random access memory preset circuitry |
| JPS5819794A (ja) * | 1981-07-29 | 1983-02-04 | Fujitsu Ltd | 半導体メモリ |
| JPS5894189A (ja) * | 1981-11-27 | 1983-06-04 | Fujitsu Ltd | ダイナミツク型半導体記憶装置 |
| JPS60182096A (ja) * | 1984-02-29 | 1985-09-17 | Fujitsu Ltd | 半導体記憶装置 |
| JPS6271088A (ja) * | 1985-09-24 | 1987-04-01 | Hitachi Ltd | スタテイツク型ｒａｍ |
-
1987
- 1987-03-06 JP JP62051354A patent/JPH0612612B2/ja not_active Expired - Fee Related
-
1988
- 1988-03-03 US US07/163,750 patent/US4879686A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0359875A (ja) * | 1989-07-27 | 1991-03-14 | Nec Ic Microcomput Syst Ltd | 半導体メモリ |
Also Published As
| Publication number | Publication date |
|---|---|
| US4879686A (en) | 1989-11-07 |
| JPH0612612B2 (ja) | 1994-02-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |