JPS6321865A - トランジスタ型ダイナミツクメモリ−セル用半導体装置 - Google Patents
トランジスタ型ダイナミツクメモリ−セル用半導体装置Info
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- JPS6321865A JPS6321865A JP61166900A JP16690086A JPS6321865A JP S6321865 A JPS6321865 A JP S6321865A JP 61166900 A JP61166900 A JP 61166900A JP 16690086 A JP16690086 A JP 16690086A JP S6321865 A JPS6321865 A JP S6321865A
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- 239000000758 substrate Substances 0.000 claims abstract description 28
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/39—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench
- H10B12/395—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench the transistor being vertical
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はトランジシスタ型ダイナミックメモリーセル用
半導体装置に関し、特に、集積度の向上を図るためにデ
ィジ・ノド線の半導体層、ワード線の電極層および電荷
蓄積用電極層を立体的に配列したトランジスタ型ダイナ
ミックメモリーセル用半導体装置に関する。
半導体装置に関し、特に、集積度の向上を図るためにデ
ィジ・ノド線の半導体層、ワード線の電極層および電荷
蓄積用電極層を立体的に配列したトランジスタ型ダイナ
ミックメモリーセル用半導体装置に関する。
従来のトランジスタ型メモリーセルとして、例えば、第
３図に示すものがある。このトランジスタ型メモリーセ
ルは、半導体基体３０１の一生表面に溝を形成し、液溝
の側面及び底面部の全域を覆うように誘電体層（以下「
第１誘電体膜」と記す）３０２を被着し、溝及び第１誘
電体層３０２を電極配線層３０３により充填する。電極
配線層３０３は第１誘電層３０２を隔てて、半導体基体
３０１との間に静電容量を構成し、後述する通り、半導
体基体３０１が第１誘電体膜３０２と接する付近３０７
（第３図の細かな針線を施した部分）は電荷蓄積節点と
して機能する。３０６は半導体基体３０１の表面に埋置
されたディジット線半導体層（半導体基体３０１ と逆
の導電型を有する）である。３０４はワード線電極層で
、ディジット線半導体層３０６と前述の溝（換言すれば
、電荷蓄積節点３０７）の中間に位置し、更にゲート絶
縁層３０５を隔てて半導体基体３０１に対向する。
３図に示すものがある。このトランジスタ型メモリーセ
ルは、半導体基体３０１の一生表面に溝を形成し、液溝
の側面及び底面部の全域を覆うように誘電体層（以下「
第１誘電体膜」と記す）３０２を被着し、溝及び第１誘
電体層３０２を電極配線層３０３により充填する。電極
配線層３０３は第１誘電層３０２を隔てて、半導体基体
３０１との間に静電容量を構成し、後述する通り、半導
体基体３０１が第１誘電体膜３０２と接する付近３０７
（第３図の細かな針線を施した部分）は電荷蓄積節点と
して機能する。３０６は半導体基体３０１の表面に埋置
されたディジット線半導体層（半導体基体３０１ と逆
の導電型を有する）である。３０４はワード線電極層で
、ディジット線半導体層３０６と前述の溝（換言すれば
、電荷蓄積節点３０７）の中間に位置し、更にゲート絶
縁層３０５を隔てて半導体基体３０１に対向する。
次に、第４図の等価回路を参照しながら、第３図の構造
のメモリーセルの動作を説明する。制御電圧はワード線
電極３０４を経由して人力し、ゲート絶縁膜３０５を介
して半導体基体３０１の対向部分に印加さる。制御電圧
がＨの場合はデジット線の半導体層３０６と電荷蓄積節
点３０７間の導通はＯＮになり、ＬのときはＯＦＦとな
る。例えば、このメモリーセルにデータ「１」を書き込
む場合には、ディジット線３０６に、前述の制御電圧に
同期して信号電圧Ｈが入力し、更に電荷蓄積節点３０７
に到達する。Ｃａは第３図の電極配線層３０３と半導体
基体３０１ との間に形成できる静電容量であり、前述
の信号電圧はその両電極に印加され、容量Ｃａを充電す
る。やがて、ワード線３０４の制′４１ＨＮ圧はＬとな
ってディジット線３０６と電荷蓄積節点３０７との間の
導通はＯＦＦとなり、容量Ｃａは充電状態のまま切り離
されてデータ「１」を保持する。読出し操作もワード線
３０４の制御電圧Ｈに同期して、ディジット線３０６を
経由して行われる。
のメモリーセルの動作を説明する。制御電圧はワード線
電極３０４を経由して人力し、ゲート絶縁膜３０５を介
して半導体基体３０１の対向部分に印加さる。制御電圧
がＨの場合はデジット線の半導体層３０６と電荷蓄積節
点３０７間の導通はＯＮになり、ＬのときはＯＦＦとな
る。例えば、このメモリーセルにデータ「１」を書き込
む場合には、ディジット線３０６に、前述の制御電圧に
同期して信号電圧Ｈが入力し、更に電荷蓄積節点３０７
に到達する。Ｃａは第３図の電極配線層３０３と半導体
基体３０１ との間に形成できる静電容量であり、前述
の信号電圧はその両電極に印加され、容量Ｃａを充電す
る。やがて、ワード線３０４の制′４１ＨＮ圧はＬとな
ってディジット線３０６と電荷蓄積節点３０７との間の
導通はＯＦＦとなり、容量Ｃａは充電状態のまま切り離
されてデータ「１」を保持する。読出し操作もワード線
３０４の制御電圧Ｈに同期して、ディジット線３０６を
経由して行われる。
〔発明が解決しようとする問題点］
しかし、従来のトランジスタ型メモリーセルは、ディジ
ット線の半導体層、ワード線の電極層、および電荷蓄積
節点が半導体基体表面上に概ね並列に配置して構成され
るため、占有面積が大きくなり、集積度が向上できない
という欠点があった。
ット線の半導体層、ワード線の電極層、および電荷蓄積
節点が半導体基体表面上に概ね並列に配置して構成され
るため、占有面積が大きくなり、集積度が向上できない
という欠点があった。
本発明は上記に鑑みてなされたものであり、占有面積を
小にして集積度の向上を図るため、ディジット線の半導
体層、ワード線の電極層及び電荷集積節点を立体的に配
置したトランジスタ型メモリーセル用半導体装置を提供
するものである。具体的には、半導体基体の一生表面上
に矩形状断面を有する溝を設け、液溝の底面部は絶縁膜
を隔ててディジット線の半導体層（半導体基体内に埋置
され、且つ半導体基体と逆の導電型を有する）と対向す
る。
小にして集積度の向上を図るため、ディジット線の半導
体層、ワード線の電極層及び電荷集積節点を立体的に配
置したトランジスタ型メモリーセル用半導体装置を提供
するものである。具体的には、半導体基体の一生表面上
に矩形状断面を有する溝を設け、液溝の底面部は絶縁膜
を隔ててディジット線の半導体層（半導体基体内に埋置
され、且つ半導体基体と逆の導電型を有する）と対向す
る。
溝の内部にはワード線の電極層（その周辺は絶縁膜によ
り島状に絶縁される）が配置され、溝の側面部において
前記絶縁膜を隔てて半導体基体と対向する。また、ワー
ド線の電極層周辺の他の部分は誘電体膜を隔てて電荷集
積用電極層（半導体基体と逆の導電型を有する半導体層
により、半導体基体とオーミックに接続される）と対向
する。更に、前記電荷集積用電極層の一部は他の誘電体
膜を隔てて電極配線層に対向する。かくして、ディジッ
ト線の半導体層、ワード線の電極層及び電荷蓄積節点は
立体的に積み重ねられる。
り島状に絶縁される）が配置され、溝の側面部において
前記絶縁膜を隔てて半導体基体と対向する。また、ワー
ド線の電極層周辺の他の部分は誘電体膜を隔てて電荷集
積用電極層（半導体基体と逆の導電型を有する半導体層
により、半導体基体とオーミックに接続される）と対向
する。更に、前記電荷集積用電極層の一部は他の誘電体
膜を隔てて電極配線層に対向する。かくして、ディジッ
ト線の半導体層、ワード線の電極層及び電荷蓄積節点は
立体的に積み重ねられる。
以下、本発明のトランジスタ型メモリーセル用半導体装
置について詳細に説明する。
置について詳細に説明する。
第１図は本発明の一実施例を示す断面図である。これよ
り明らかなの通り、半導体基体１０１の一生表面上に矩
形状断面をもつ溝が設けられる。この溝の底面部は、ゲ
ート絶縁膜１０５を隔てて、ディジット線の半導体Ｎ１
０６（半導体基体１０１とは逆の導電型を有し、且つ半
導体基体１０１内に埋置される）に対向する。溝の内部
にはその周辺に沿ってＵ字形のワード線の電極層１０４
が配置され、外側の周辺は、溝の左右の側面部において
、ゲート絶縁層１０５を隔てて半導体基体１０１に対向
する。
り明らかなの通り、半導体基体１０１の一生表面上に矩
形状断面をもつ溝が設けられる。この溝の底面部は、ゲ
ート絶縁膜１０５を隔てて、ディジット線の半導体Ｎ１
０６（半導体基体１０１とは逆の導電型を有し、且つ半
導体基体１０１内に埋置される）に対向する。溝の内部
にはその周辺に沿ってＵ字形のワード線の電極層１０４
が配置され、外側の周辺は、溝の左右の側面部において
、ゲート絶縁層１０５を隔てて半導体基体１０１に対向
する。
ワード線の電極層１０４の内側は第１の誘電体１０２を
隔てて電荷集積用電極１０７に対向する。
隔てて電荷集積用電極１０７に対向する。
このように、ワード線の電極層１０４はその周囲をゲー
ト絶縁膜１０５及び第１の誘電体膜１０２により島状に
絶縁される。他方、電荷集積用電極層１０７は半導体層
１０９（半導体基体１０ｌと逆の導電型を有する）を介
して半導体基体１０１ とオーミックに接続され、その
最上端部は第２の誘電体膜１０８を隔てて電極配′！ａ
層１０３に対向する。
ト絶縁膜１０５及び第１の誘電体膜１０２により島状に
絶縁される。他方、電荷集積用電極層１０７は半導体層
１０９（半導体基体１０ｌと逆の導電型を有する）を介
して半導体基体１０１ とオーミックに接続され、その
最上端部は第２の誘電体膜１０８を隔てて電極配′！ａ
層１０３に対向する。
以上の構成において、ワード線の電極層１０４、ゲート
絶縁層１０５及びこれらの近傍の半導体基体１０１０部
分はワード線トランジスタ（第４図のＭＯ３型トランジ
スタに相当する）を構成し、ワード線の電極層１０４に
印加される制御電圧に応じてディジット線の半導体層１
０６と半導体層１０９との導通（換言すればこれとオー
ミックに接続される電荷集積用電極１０７との導通）を
ＯＮ （ＯＦＦ）状態にする。従って、第４図に示す回
路と等価の機能が得られることが明らかである。但し、
第１図の構成においては、第４図の静電容量Ｃａは、電
荷蓄積用電極１０７−電極配線層０１３間の容量と、電
荷蓄積用電極１０７−ワード線電極層１０４の容量との
並列接続になるものと考えられる。蓋し、容量Ｃａが電
荷を保持する状態においては、ワード線の電極層１０４
の制御０電圧はＬ（従って１０４の電位は大地電位）と
なるためである。
絶縁層１０５及びこれらの近傍の半導体基体１０１０部
分はワード線トランジスタ（第４図のＭＯ３型トランジ
スタに相当する）を構成し、ワード線の電極層１０４に
印加される制御電圧に応じてディジット線の半導体層１
０６と半導体層１０９との導通（換言すればこれとオー
ミックに接続される電荷集積用電極１０７との導通）を
ＯＮ （ＯＦＦ）状態にする。従って、第４図に示す回
路と等価の機能が得られることが明らかである。但し、
第１図の構成においては、第４図の静電容量Ｃａは、電
荷蓄積用電極１０７−電極配線層０１３間の容量と、電
荷蓄積用電極１０７−ワード線電極層１０４の容量との
並列接続になるものと考えられる。蓋し、容量Ｃａが電
荷を保持する状態においては、ワード線の電極層１０４
の制御０電圧はＬ（従って１０４の電位は大地電位）と
なるためである。
この構造を実現する際に、ワード線の電壱層としては、
多結晶シリコンまたは多結晶シリコンと高融点金属のシ
リサイド層の二重構造が望ましくと、第１及び第２の誘
電膜はシリコン酸化膜またはシリコン酸化膜とシリコン
窒化膜の二重構造が望ましい。また、電荷蓄積用電極層
は多結晶シリコンが望ましく、電極配線層は多結晶シリ
コンまたは多結晶シリコンと高融点金属のシリサイド層
の二重構造、あるいはアルミニウム、または多結晶シリ
コンとアルミニウムの二重構造とすることが望ましい。
多結晶シリコンまたは多結晶シリコンと高融点金属のシ
リサイド層の二重構造が望ましくと、第１及び第２の誘
電膜はシリコン酸化膜またはシリコン酸化膜とシリコン
窒化膜の二重構造が望ましい。また、電荷蓄積用電極層
は多結晶シリコンが望ましく、電極配線層は多結晶シリ
コンまたは多結晶シリコンと高融点金属のシリサイド層
の二重構造、あるいはアルミニウム、または多結晶シリ
コンとアルミニウムの二重構造とすることが望ましい。
第２図は本発明の他の実施例を示す断面図で、ワード線
の電極層２０５は略々矩形状の断面を有し、溝を完全に
充填し、このため電荷蓄積用電極ｌ ２０７は溝内部に
までは延在しない。この図において２０１．２０２−・
・・・・２０９は第１図内の１０１．１０２−・・−１
０９と夫々同じである。第１図及び第２図に示す構造は
、前述の二点を除けば異なるところはなく、動作も相似
的である。第２図の構成では、ワード線の電極層２０４
の寄生容量が第１図のそれよりも減少するため、回路的
に高速動作を期待することができるが、蓄積電荷量は減
少する。第１図及び第２図の構成を通じ、メモリーセル
が基板上に占める面積は従来の構成（第３図）に比較す
れば画期的に減少することは明らかである。
の電極層２０５は略々矩形状の断面を有し、溝を完全に
充填し、このため電荷蓄積用電極ｌ ２０７は溝内部に
までは延在しない。この図において２０１．２０２−・
・・・・２０９は第１図内の１０１．１０２−・・−１
０９と夫々同じである。第１図及び第２図に示す構造は
、前述の二点を除けば異なるところはなく、動作も相似
的である。第２図の構成では、ワード線の電極層２０４
の寄生容量が第１図のそれよりも減少するため、回路的
に高速動作を期待することができるが、蓄積電荷量は減
少する。第１図及び第２図の構成を通じ、メモリーセル
が基板上に占める面積は従来の構成（第３図）に比較す
れば画期的に減少することは明らかである。
Ｃ発明の効果〕
以上説明した通り、本発明のトランジスタ型ダイナミッ
クメモリーセル用半導体装置によれば、ディジット線の
半導体層、ワード線の電極層及び電荷蓄積用電極層を積
み重ね、立体的に回路を構成するようにしたため、その
占有面積は顕著に減少し、集積度の向上が可能となった
。
クメモリーセル用半導体装置によれば、ディジット線の
半導体層、ワード線の電極層及び電荷蓄積用電極層を積
み重ね、立体的に回路を構成するようにしたため、その
占有面積は顕著に減少し、集積度の向上が可能となった
。
第１図は本発明の第１の実施例の縦断面図、第２図は本
発明の第２の実施例の縦断面図、第３図は従来のトラン
ジスタ型メモリーセル用の縦断面図であり、第４図はト
ランジスタ型ダイナミックメモリーセルの等価回路であ
る。 符号の説明
発明の第２の実施例の縦断面図、第３図は従来のトラン
ジスタ型メモリーセル用の縦断面図であり、第４図はト
ランジスタ型ダイナミックメモリーセルの等価回路であ
る。 符号の説明
Claims (1)
- 【特許請求の範囲】 半導体基体にワード線の電極層と、前記半 導体基体と逆導電型のディジット線の半導体層と、電荷
蓄積用電極層を形成し、前記電荷蓄積用電極層に沿って
形成される電荷蓄積節点の電荷保持状態に基づいて信号
を記憶するトランジスタ型ダイナミックメモリーセル用
半導体装置において、 前記ディジット線の半導体層が前記半導体 内の所定の深さの位置に設けられ、その上に前記ワード
線の電極層および前記電荷蓄積用電極層を積層状に配置
したことを特徴とするトランジスタ型ダイナミックメモ
リーセル用半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61166900A JPS6321865A (ja) | 1986-07-16 | 1986-07-16 | トランジスタ型ダイナミツクメモリ−セル用半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61166900A JPS6321865A (ja) | 1986-07-16 | 1986-07-16 | トランジスタ型ダイナミツクメモリ−セル用半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6321865A true JPS6321865A (ja) | 1988-01-29 |
Family
ID=15839712
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61166900A Pending JPS6321865A (ja) | 1986-07-16 | 1986-07-16 | トランジスタ型ダイナミツクメモリ−セル用半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6321865A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02165670A (ja) * | 1988-12-20 | 1990-06-26 | Nec Corp | 半導体装置 |
| US7772797B2 (en) | 2000-04-18 | 2010-08-10 | Toyota Jidosha Kabushiki Kaisha | Motor controller |
-
1986
- 1986-07-16 JP JP61166900A patent/JPS6321865A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02165670A (ja) * | 1988-12-20 | 1990-06-26 | Nec Corp | 半導体装置 |
| US7772797B2 (en) | 2000-04-18 | 2010-08-10 | Toyota Jidosha Kabushiki Kaisha | Motor controller |
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