JPH0650766B2 - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
- Publication number
- JPH0650766B2 JPH0650766B2 JP60213813A JP21381385A JPH0650766B2 JP H0650766 B2 JPH0650766 B2 JP H0650766B2 JP 60213813 A JP60213813 A JP 60213813A JP 21381385 A JP21381385 A JP 21381385A JP H0650766 B2 JPH0650766 B2 JP H0650766B2
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- Japan
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- memory device
- groove
- memory cell
- capacitor
- cell
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
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- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔発明の技術分野〕 本発明は１つのトランジスタと１つの容量素子とを組み
合わせてメモリセルを構成した半導体メモリ装置にかか
り、特に容量素子を半導体基板表面に穿孔した溝内に形
成した半導体メモリ装置に関する。
合わせてメモリセルを構成した半導体メモリ装置にかか
り、特に容量素子を半導体基板表面に穿孔した溝内に形
成した半導体メモリ装置に関する。
一般に、ダイナミックＲＡＭ（以下ＤＲＡＭという）の
メモリセルは、電荷を蓄積し情報を保持するためのＭＯ
Ｓキャパシタと、その電荷を外部回路との間でやりとり
するためのスイッチトランジスタ（転送トランジスタ）
とにより構成されている。
メモリセルは、電荷を蓄積し情報を保持するためのＭＯ
Ｓキャパシタと、その電荷を外部回路との間でやりとり
するためのスイッチトランジスタ（転送トランジスタ）
とにより構成されている。
第３図はこのような従来の半導体メモリ装置に使用され
ているメモリセルの構成を示す素子断面図である。この
メモリセルは、半導体基板１１上にゲート絶縁膜１２を
介して配設された第１相シリコンゲート電極１３を上部
電極とし、半導体基板１１と逆導電型の不純物層１４を
下部電極とするＭＯＳキャパシタと、ゲート絶縁膜１５
を介して配設された第２相ポリシリコンゲート電極１６
をゲート電極とし、基板１１と逆導電型高濃度不純物拡
散領域１７をドレイン領域とし、さらに不純物層１４を
ソースとするＭＯＳトランジスタとから構成されてい
る。
ているメモリセルの構成を示す素子断面図である。この
メモリセルは、半導体基板１１上にゲート絶縁膜１２を
介して配設された第１相シリコンゲート電極１３を上部
電極とし、半導体基板１１と逆導電型の不純物層１４を
下部電極とするＭＯＳキャパシタと、ゲート絶縁膜１５
を介して配設された第２相ポリシリコンゲート電極１６
をゲート電極とし、基板１１と逆導電型高濃度不純物拡
散領域１７をドレイン領域とし、さらに不純物層１４を
ソースとするＭＯＳトランジスタとから構成されてい
る。
なおメモリセルは素子分離用の厚い絶縁膜１８により互
いに電気的に分離されている。このようなメモリセル中
のＭＯＳキャパシタに蓄積しうる電荷の量は、ＭＯＳキ
ャパシタを形成するゲート絶縁膜１２の厚さおよびその
面積により定まる。
いに電気的に分離されている。このようなメモリセル中
のＭＯＳキャパシタに蓄積しうる電荷の量は、ＭＯＳキ
ャパシタを形成するゲート絶縁膜１２の厚さおよびその
面積により定まる。
また情報を読み出す際に読み出される信号の大きさは、
その蓄積電荷量の大きさで定まる。したがって蓄積電荷
量を大きくするためにはゲート絶縁膜１２の厚さを薄く
し、かつその面積を大きくする必要がある。
その蓄積電荷量の大きさで定まる。したがって蓄積電荷
量を大きくするためにはゲート絶縁膜１２の厚さを薄く
し、かつその面積を大きくする必要がある。
第３図に示すような平面型のＭＯＳトランジスタを用い
た場合ゲート絶縁膜１２の厚さとその面積におのずから
限界が生じ、高密度化の妨げとなる。
た場合ゲート絶縁膜１２の厚さとその面積におのずから
限界が生じ、高密度化の妨げとなる。
このような問題点を解決するための改良された要領素子
の構造が、例えば特開昭５２−１４８３８５号公報、特
開昭５２−１４９９８９号公報に提案されている。
の構造が、例えば特開昭５２−１４８３８５号公報、特
開昭５２−１４９９８９号公報に提案されている。
これらに開示されているＭＯＳキャパシタはトレンチキ
ャパシタと呼ばれるもので、半導体基板表面に穴を形成
し、その内面を酸化してキャパシタとして用いるような
構造となっている。
ャパシタと呼ばれるもので、半導体基板表面に穴を形成
し、その内面を酸化してキャパシタとして用いるような
構造となっている。
第４図は従来のいわゆる溝型キャパシタの平面図を示し
たものであり、第５図はその断面図を示したものであ
る。
たものであり、第５図はその断面図を示したものであ
る。
セルキャパシタの基板２０１内に穴２０２を形成し、こ
の内壁面に酸化膜２０６を形成してその表面にセルプレ
ート２０３をポリシリコン等で形成することによりこの
セルプレート２０３を上部電極とし、基板２０１表面に
拡散された不純物拡散層２０７を下部電極とする溝型キ
ャパシタが構成される。
の内壁面に酸化膜２０６を形成してその表面にセルプレ
ート２０３をポリシリコン等で形成することによりこの
セルプレート２０３を上部電極とし、基板２０１表面に
拡散された不純物拡散層２０７を下部電極とする溝型キ
ャパシタが構成される。
穴２０２の形成により半導体基板２０１の表面には大き
な凹凸が形成されることになり、セルプレート２０３や
その上を通る他のメモリセルの転送トランジスタのゲー
ト配線２０４による段差により、それらの上を通るビッ
トライン２０５に段切れが生じ易くなる。
な凹凸が形成されることになり、セルプレート２０３や
その上を通る他のメモリセルの転送トランジスタのゲー
ト配線２０４による段差により、それらの上を通るビッ
トライン２０５に段切れが生じ易くなる。
第６図は溝の埋め込みを行なった従来の溝型キャパシタ
の断面図を示したものである。穴２０２をうめるために
ポリシリコン等の充填材２０８を穴２０２内に形成して
いる。しかしこのような埋め込みを行なうために酸化拡
散およびエッチング等の工程が数工程さらに必要となる
ため、これがメモリ装置のコストアップにつながるとい
う欠点があった。
の断面図を示したものである。穴２０２をうめるために
ポリシリコン等の充填材２０８を穴２０２内に形成して
いる。しかしこのような埋め込みを行なうために酸化拡
散およびエッチング等の工程が数工程さらに必要となる
ため、これがメモリ装置のコストアップにつながるとい
う欠点があった。
本発明は上記事情を考慮してなされたもので、ＭＯＳキ
ャパシタの容量を十分大きく取りつつ、メモリセルの占
める面積を低減し高密度化を可能とし、かつ製造プロセ
スを容易にすることにより、高歩留りとターンアラウン
ドタイムの低減を計ることのできる半導体メモリ装置を
提供することを目的とする。
ャパシタの容量を十分大きく取りつつ、メモリセルの占
める面積を低減し高密度化を可能とし、かつ製造プロセ
スを容易にすることにより、高歩留りとターンアラウン
ドタイムの低減を計ることのできる半導体メモリ装置を
提供することを目的とする。
〔発明の概要〕 本発明の半導体メモリ装置は、１つのメモリセルの溝を
他のメモリセルの転送トランジスタのゲート配線膜によ
って埋込むと共に、このゲート配線膜によって前記溝の
開口部全体を平坦に覆うように構成したことを特徴とす
る。
他のメモリセルの転送トランジスタのゲート配線膜によ
って埋込むと共に、このゲート配線膜によって前記溝の
開口部全体を平坦に覆うように構成したことを特徴とす
る。
第１図および第２図は本発明の一実施例に係る半導体メ
モリ装置の断面図および平面図を示したものである。
モリ装置の断面図および平面図を示したものである。
なお第１図に示す断面図は、第２図中にＢ−Ｂ′で示す
線に沿って切断した部分の断面図である。
線に沿って切断した部分の断面図である。
セルキャパシタの基板１０１内に形成される穴１０２の
位置は、上部電極を構成するセルプレート電極１０３の
上を通過する他のメモリセルの転送トランジスタのゲー
ト配線１０４の直下にのみ位置するように構成されてい
る。
位置は、上部電極を構成するセルプレート電極１０３の
上を通過する他のメモリセルの転送トランジスタのゲー
ト配線１０４の直下にのみ位置するように構成されてい
る。
すなわち、穴１０２がゲート配線１０４によりおおわれ
る構造となる。このような構造にすることによりさらに
このゲート配線１０４の上を通るビットライン１０５に
対する下地の段差は著しく低減される。
る構造となる。このような構造にすることによりさらに
このゲート配線１０４の上を通るビットライン１０５に
対する下地の段差は著しく低減される。
すなわち穴１０２を形成したことによる半導体基板１０
１の表面の凹凸をセルプレート電極１０３およびその上
を通過する他のメモリセルの転送トランジスタのゲート
配線１０４の膜を用いて穴埋めを兼用させるようにして
いる。このようにして形成した溝によるキャパシタンス
の増加は、セルキャパシタの面積に対する溝の開口面積
の割合を約２０〜３０％とし、溝の深さを１．０〜１．
５μｍとなるに設計すると、約５０〜７０％となる。
１の表面の凹凸をセルプレート電極１０３およびその上
を通過する他のメモリセルの転送トランジスタのゲート
配線１０４の膜を用いて穴埋めを兼用させるようにして
いる。このようにして形成した溝によるキャパシタンス
の増加は、セルキャパシタの面積に対する溝の開口面積
の割合を約２０〜３０％とし、溝の深さを１．０〜１．
５μｍとなるに設計すると、約５０〜７０％となる。
さらに集積度が向上し、セルキャパシタの面積が小さく
なれば相対的に溝の開口面積の割合いが増加し、従って
容量の増加率は向上することになる。
なれば相対的に溝の開口面積の割合いが増加し、従って
容量の増加率は向上することになる。
なお、セルプレート電極１０３やゲート配線１０４の配
線材料として通常はポリシリコンを用いる場合が多い
が、モリブデンやタングステン等の高融点金属を用いる
ことも可能であり、この場合にも同様に本発明は適用で
きる。
線材料として通常はポリシリコンを用いる場合が多い
が、モリブデンやタングステン等の高融点金属を用いる
ことも可能であり、この場合にも同様に本発明は適用で
きる。
以上の通り本発明によれば、１つのメモリセルの溝型キ
ャパシタの開口が他のメモリセルの転送トランジスタの
ゲート配線膜によって埋込まれかつ全て覆われるように
構成されているため、溝型キャパシタタンスの穴埋めが
効果的に行われるため半導体基板表面に凹凸が少なくな
り、配線の段切れをおこすことがなくなるという利点が
ある。
ャパシタの開口が他のメモリセルの転送トランジスタの
ゲート配線膜によって埋込まれかつ全て覆われるように
構成されているため、溝型キャパシタタンスの穴埋めが
効果的に行われるため半導体基板表面に凹凸が少なくな
り、配線の段切れをおこすことがなくなるという利点が
ある。
また製造プロセスを増加させることなく溝型キャパシタ
を構成することができるため、メモリ装置の高密度化が
実現できしかも製造コストの上昇を避けることができる
という利点もある。
を構成することができるため、メモリ装置の高密度化が
実現できしかも製造コストの上昇を避けることができる
という利点もある。
第１図は本発明の一実施例にかかるメモリ装置のセル部
の断面図、第２図はその平面図、第３図は従来の半導体
メモリ装置のセル部の断面図、第４図は従来の溝型キャ
パシタンスの平面図、第５図はそのＡ−Ａ′断面図、第
６図は溝の埋め込みを行なった従来の溝型キャパシタン
スの断面図である。 １０１…半導体基板、１０２…キャパシタ部に形成され
た溝（穴）、１０３…セルプレート電極、１０４…他の
メモリセルの転送トランジスタのゲート配線、１０５…
ビットライン。
の断面図、第２図はその平面図、第３図は従来の半導体
メモリ装置のセル部の断面図、第４図は従来の溝型キャ
パシタンスの平面図、第５図はそのＡ−Ａ′断面図、第
６図は溝の埋め込みを行なった従来の溝型キャパシタン
スの断面図である。 １０１…半導体基板、１０２…キャパシタ部に形成され
た溝（穴）、１０３…セルプレート電極、１０４…他の
メモリセルの転送トランジスタのゲート配線、１０５…
ビットライン。
Claims (1)
- 【請求項１】半導体基板表面に穿孔した溝内に形成され
た容量素子と、この容量素子に近接する前記半導体基板
表面に形成された転送トランジスタとを結合させてメモ
リセルを構成する半導体メモリ装置において、 １つのメモリセルの前記溝を他のメモリセルの転送トラ
ンジスタのゲート配線膜によって埋込むと共に、このゲ
ート配線膜によって前記溝の開口部全体を平坦に覆うよ
うに構成したことを特徴とする半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60213813A JPH0650766B2 (ja) | 1985-09-27 | 1985-09-27 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60213813A JPH0650766B2 (ja) | 1985-09-27 | 1985-09-27 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6273761A JPS6273761A (ja) | 1987-04-04 |
| JPH0650766B2 true JPH0650766B2 (ja) | 1994-06-29 |
Family
ID=16645455
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60213813A Expired - Fee Related JPH0650766B2 (ja) | 1985-09-27 | 1985-09-27 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0650766B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20120100765A (ko) * | 2011-03-03 | 2012-09-12 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 기억 장치 및 그 제작 방법 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0770618B2 (ja) * | 1989-05-22 | 1995-07-31 | 三菱電機株式会社 | 半導体記憶装置およびその製造方法 |
| KR100873085B1 (ko) * | 2002-06-22 | 2008-12-09 | 삼성전자주식회사 | 백 라이트 어셈블리 및 이를 갖는 직하형 액정 표시 장치 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60152059A (ja) * | 1984-01-20 | 1985-08-10 | Toshiba Corp | 半導体記憶装置 |
-
1985
- 1985-09-27 JP JP60213813A patent/JPH0650766B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20120100765A (ko) * | 2011-03-03 | 2012-09-12 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 기억 장치 및 그 제작 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6273761A (ja) | 1987-04-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |