JPS6321929B2 - - Google Patents
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- JPS6321929B2 JPS6321929B2 JP55078970A JP7897080A JPS6321929B2 JP S6321929 B2 JPS6321929 B2 JP S6321929B2 JP 55078970 A JP55078970 A JP 55078970A JP 7897080 A JP7897080 A JP 7897080A JP S6321929 B2 JPS6321929 B2 JP S6321929B2
- Authority
- JP
- Japan
- Prior art keywords
- microcomputer
- data
- control circuit
- transmission line
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/20—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Hardware Redundancy (AREA)
- Multi Processors (AREA)
Description
【発明の詳細な説明】
本発明は複数台のマイクロコンピユータから構
成される冗長系システムに関し、例えば複数のル
ープから構成されるバーナ自動制御装置に適用し
て大きな効果が得られる。
成される冗長系システムに関し、例えば複数のル
ープから構成されるバーナ自動制御装置に適用し
て大きな効果が得られる。
複数の制御系からなるシステム、例えば第１図
に示すような火力発電所のバーナ自動制御装置１
（以下ABSと略す）では、各バーナ単位で１シス
テムを構成する。通常バーナは、16〜32組設けら
れるので、ABSは16〜32ループのシステムから
構成されることになる。第１図には、４ループの
例を示す。このバーナ１ループは、燃料弁Ｖ、バ
ーナＧ、エアレジスタダンパＤ、およびそれらの
駆動用電磁弁、状態監視用リミツトスイツチ等か
ら構成される。これらの状態信号はロジツクキヤ
ビネツトに取り込まれ、ロジツク演算される。演
算結果は制御信号として、各電磁弁に出力され
る。この演算制御回路のハードウエアは、各バー
ナループ毎に１台のマイクロコンピユータが分散
配置される。すなわち、ABSは、これらの多数
のマイクロコンピユータから構成される。
に示すような火力発電所のバーナ自動制御装置１
（以下ABSと略す）では、各バーナ単位で１シス
テムを構成する。通常バーナは、16〜32組設けら
れるので、ABSは16〜32ループのシステムから
構成されることになる。第１図には、４ループの
例を示す。このバーナ１ループは、燃料弁Ｖ、バ
ーナＧ、エアレジスタダンパＤ、およびそれらの
駆動用電磁弁、状態監視用リミツトスイツチ等か
ら構成される。これらの状態信号はロジツクキヤ
ビネツトに取り込まれ、ロジツク演算される。演
算結果は制御信号として、各電磁弁に出力され
る。この演算制御回路のハードウエアは、各バー
ナループ毎に１台のマイクロコンピユータが分散
配置される。すなわち、ABSは、これらの多数
のマイクロコンピユータから構成される。
ところで、マイクロコンピユータは、１部の故
障が全体に波及することから、本ABSの如き、
制御対象が燃焼装置の場合、特に安全性が要求さ
れるため、高信頼性が必要である。この信頼性向
上策として、冗長系構成があり、この従来技術と
して、第２図に示す２重系構成、第３図に示すＮ
対１バツクアツプシステム構成がある。
障が全体に波及することから、本ABSの如き、
制御対象が燃焼装置の場合、特に安全性が要求さ
れるため、高信頼性が必要である。この信頼性向
上策として、冗長系構成があり、この従来技術と
して、第２図に示す２重系構成、第３図に示すＮ
対１バツクアツプシステム構成がある。
第２図について説明する。各ループ単位に、常
用系マイクロコンピユータＭ、待機系マイクロコ
ンピユータＢ、切替回路Ｔおよびプロセスとの入
出力をインターフエイスするPI／Ｏからなる２
重系システムとし、システム全体を２重系システ
ムの分散システム構成とするものである。
用系マイクロコンピユータＭ、待機系マイクロコ
ンピユータＢ、切替回路Ｔおよびプロセスとの入
出力をインターフエイスするPI／Ｏからなる２
重系システムとし、システム全体を２重系システ
ムの分散システム構成とするものである。
本方式は、各ループ単位が２重系であるため、
高信頼性ではあるが、マイクロコンピユータが２
倍となり、規模が大となること、またコスト高と
なる欠点を有する。
高信頼性ではあるが、マイクロコンピユータが２
倍となり、規模が大となること、またコスト高と
なる欠点を有する。
第３図は、第２図の構成の欠点を解決すべくＮ
台のマイクロコンピユータM1〜MNに、マイクロ
コンピユータＢをバツクアツプ用として追加し、
M1〜MNのうちいずれかのマイクロコンピユータ
が故障したとき、そのバツクアツプ用として設け
たＮ対１バツクアツプシステム構成である。
台のマイクロコンピユータM1〜MNに、マイクロ
コンピユータＢをバツクアツプ用として追加し、
M1〜MNのうちいずれかのマイクロコンピユータ
が故障したとき、そのバツクアツプ用として設け
たＮ対１バツクアツプシステム構成である。
本方式のバツクアツプ方法について常用系マイ
クロコンピユータM1が故障した場合を例にとり
説明する。マイクロコンピユータM1は切替回路
T1、入力出回路PI／O1を介して、プロセスとイ
ンターフエイスしている。同時に、マイクロコン
ピユータM1は、入出力状態信号、演算出力信号、
および、マイクロコンピユータの故障診断情報
を、待機系マイクロコンピユータＢに出力する。
待機系マイクロコンピユータは、各制御ループの
常用系マイクロコンピユータM1〜MNのプログラ
ムが異なる為、これら全てのプログラムを自分自
身のメモリ回路Ｂ−２に格納しており、各常用系
マイクロコンピユータM1〜MNから転送される入
出力状態信号、演算出力信号をバツフアメモリ回
路Ｂ−３に取り込み、これらの情報にもとづき、
メモリ回路Ｂ−２に格納されたM1〜MNのプログ
ラムに従つて逐一演算を行つている。Ｂ−１は待
機系マイクロコンピユータの制御回路である。
クロコンピユータM1が故障した場合を例にとり
説明する。マイクロコンピユータM1は切替回路
T1、入力出回路PI／O1を介して、プロセスとイ
ンターフエイスしている。同時に、マイクロコン
ピユータM1は、入出力状態信号、演算出力信号、
および、マイクロコンピユータの故障診断情報
を、待機系マイクロコンピユータＢに出力する。
待機系マイクロコンピユータは、各制御ループの
常用系マイクロコンピユータM1〜MNのプログラ
ムが異なる為、これら全てのプログラムを自分自
身のメモリ回路Ｂ−２に格納しており、各常用系
マイクロコンピユータM1〜MNから転送される入
出力状態信号、演算出力信号をバツフアメモリ回
路Ｂ−３に取り込み、これらの情報にもとづき、
メモリ回路Ｂ−２に格納されたM1〜MNのプログ
ラムに従つて逐一演算を行つている。Ｂ−１は待
機系マイクロコンピユータの制御回路である。
今、マイクロコンピユータM1が故障すると、
マイクロコンピユータM1は、切替回路T1を待機
系マイクロコンピユータＢ側に切替えると同時
に、待機系マイクロコンピユータＢは、選択回路
Ｓを切替回路T1側に切替え、制御を継続させる。
本方式は、待機系マイクロコンピユータを１台追
加するのみであるので、規模、コスト的にメリツ
トがあるが、待機系マイクロコンピユータは、マ
イクロコンピユータM1〜MNの全てのプログラ
ム、および演算結果等の情報を入力し、演算しな
ければならないので、第１に常用系マイクロコン
ピユータM1〜MNのＮ倍の処理能力、処理速度が
必要となること、第２に、常用系とインターフエ
イスする伝送路および選択回路の伝送路が大規模
化する短所を有する。
マイクロコンピユータM1は、切替回路T1を待機
系マイクロコンピユータＢ側に切替えると同時
に、待機系マイクロコンピユータＢは、選択回路
Ｓを切替回路T1側に切替え、制御を継続させる。
本方式は、待機系マイクロコンピユータを１台追
加するのみであるので、規模、コスト的にメリツ
トがあるが、待機系マイクロコンピユータは、マ
イクロコンピユータM1〜MNの全てのプログラ
ム、および演算結果等の情報を入力し、演算しな
ければならないので、第１に常用系マイクロコン
ピユータM1〜MNのＮ倍の処理能力、処理速度が
必要となること、第２に、常用系とインターフエ
イスする伝送路および選択回路の伝送路が大規模
化する短所を有する。
本発明の目的は、従来技術の欠点をなくし、Ｎ
台からなるマイクロコンピユータと同一ハードウ
エアの１台の予備用マイクロコンピユータでシス
テムを構成し、いずれか１台が故障すると、予備
用マイクロコンピユータがバツクアツプ制御する
冗長系マイクロコンピユータシステムを提供する
ことにある。
台からなるマイクロコンピユータと同一ハードウ
エアの１台の予備用マイクロコンピユータでシス
テムを構成し、いずれか１台が故障すると、予備
用マイクロコンピユータがバツクアツプ制御する
冗長系マイクロコンピユータシステムを提供する
ことにある。
本発明は、制御系Ｎループに対し、Ｎ＋１のマ
イクロコンピユータを設け、その内の１台を通常
は予備機とし、いずれかが故障した時は、そのバ
ツクアツプ機として用いるものである。これらＮ
＋１台のマイクロコンピユータは、データフリー
ウエイを介して連結し、各々の入出力回路とデー
タのインターフエイスを行い、プロセスの制御を
行うものである。
イクロコンピユータを設け、その内の１台を通常
は予備機とし、いずれかが故障した時は、そのバ
ツクアツプ機として用いるものである。これらＮ
＋１台のマイクロコンピユータは、データフリー
ウエイを介して連結し、各々の入出力回路とデー
タのインターフエイスを行い、プロセスの制御を
行うものである。
本発明の実施例について第４図を用いて説明す
る。各制御ループに対応して、常用マイクロコン
ピユータM1〜MNおよびこれら常用マイクロコン
ピユータと同一ハードウエアの予備用マイクロコ
ンピユータSCとを伝送路（データフリーウエイ）
１１を介して各々の入出力回路PI／O1〜PI／ON
を結合する。このマイクロコンピユータと入出力
回路PI／O1〜PI／ONの対応は、伝送路制御回路
BCと、入出力回路PI／O1〜PI／ONを伝送路１１
にインターフエイスさせるための入出力制御回路
S1〜SNによつて行なわれる。ところで、マイク
ロコンピユータM1〜MNのプログラムは、各対応
する制御ループによつて異なるのが一般であるか
ら、データフアイルメモリ１０を設け、本メモリ
内に、各プログラムを格納しておく。さらに本メ
モリには、刻々と変化する各入出力状態信号、各
マイクロコンピユータの演算結果信号等のデータ
を常時、伝送路１１、伝送路制御回路BCを介し
て入力しておく、また、伝送路制御回路BCは、
直接、各マイクロコンピユータM1〜MN、および
SCの異常監視を行う。ここで、この異常監視は
伝送路制御回路BCが、そのためのプログラムを
持つものとしても良いが、簡単にするためには、
各マイクロコンピユータが自己の診断プログラム
によつて自己の異常を検出したときこれをBCに
報知するものとするのが良い。今、例えば、マイ
クロコンピユータM1が故障したとすると、伝送
制御回路BCは、データフアイルメモリ１０中、
M1プログラムとM1データを予備マイクロコンピ
ユータSCに転送すると同時に予備マイクロコン
ピユータSCと入出力制御回路S1とを伝送路１１
を介して連結させる。この結果、予備用マイクロ
コンピユータは、入出力回路PI／O1と連結され、
マイクロコンピユータM1のバツクアツプ制御を
行うことになる。
る。各制御ループに対応して、常用マイクロコン
ピユータM1〜MNおよびこれら常用マイクロコン
ピユータと同一ハードウエアの予備用マイクロコ
ンピユータSCとを伝送路（データフリーウエイ）
１１を介して各々の入出力回路PI／O1〜PI／ON
を結合する。このマイクロコンピユータと入出力
回路PI／O1〜PI／ONの対応は、伝送路制御回路
BCと、入出力回路PI／O1〜PI／ONを伝送路１１
にインターフエイスさせるための入出力制御回路
S1〜SNによつて行なわれる。ところで、マイク
ロコンピユータM1〜MNのプログラムは、各対応
する制御ループによつて異なるのが一般であるか
ら、データフアイルメモリ１０を設け、本メモリ
内に、各プログラムを格納しておく。さらに本メ
モリには、刻々と変化する各入出力状態信号、各
マイクロコンピユータの演算結果信号等のデータ
を常時、伝送路１１、伝送路制御回路BCを介し
て入力しておく、また、伝送路制御回路BCは、
直接、各マイクロコンピユータM1〜MN、および
SCの異常監視を行う。ここで、この異常監視は
伝送路制御回路BCが、そのためのプログラムを
持つものとしても良いが、簡単にするためには、
各マイクロコンピユータが自己の診断プログラム
によつて自己の異常を検出したときこれをBCに
報知するものとするのが良い。今、例えば、マイ
クロコンピユータM1が故障したとすると、伝送
制御回路BCは、データフアイルメモリ１０中、
M1プログラムとM1データを予備マイクロコンピ
ユータSCに転送すると同時に予備マイクロコン
ピユータSCと入出力制御回路S1とを伝送路１１
を介して連結させる。この結果、予備用マイクロ
コンピユータは、入出力回路PI／O1と連結され、
マイクロコンピユータM1のバツクアツプ制御を
行うことになる。
上記、伝送路１１を介して、マイクロコンピユ
ータM1〜MN，SCと、各入出力制御回路S1〜SN
とのリンケージは、第５図に示すような信号で制
御される。すなわち、本信号は、命令部と、アド
レス、および各データからなる。
ータM1〜MN，SCと、各入出力制御回路S1〜SN
とのリンケージは、第５図に示すような信号で制
御される。すなわち、本信号は、命令部と、アド
レス、および各データからなる。
次に、上述の各マイクロコンピユータ、伝送制
御回路、および入出力制御回路BCの詳細につい
て、第６図を用いて説明する。本図は常用マイク
ロコンピユータM1〜MNのうち、M1を例に説明
する。
御回路、および入出力制御回路BCの詳細につい
て、第６図を用いて説明する。本図は常用マイク
ロコンピユータM1〜MNのうち、M1を例に説明
する。
マイクロコンピユータM1，SCは、プログラム
記憶用のメモリ回路２１、演算回路２２、伝送路
３１とのデータ交換を行うための回線制御回路２
３、伝送路３１との情報交換をロツクするロツク
回路２５、および故障検出他これらを統括制御す
る制御回路２４から構成される。伝送路制御回路
BCは、各マイクロコンピユータの制御回路２４
と伝送路３１の監視制御を行う制御回路５１、お
よび伝送路３１とのリンケージ制御を行う回線制
御回路５２から構成される。
記憶用のメモリ回路２１、演算回路２２、伝送路
３１とのデータ交換を行うための回線制御回路２
３、伝送路３１との情報交換をロツクするロツク
回路２５、および故障検出他これらを統括制御す
る制御回路２４から構成される。伝送路制御回路
BCは、各マイクロコンピユータの制御回路２４
と伝送路３１の監視制御を行う制御回路５１、お
よび伝送路３１とのリンケージ制御を行う回線制
御回路５２から構成される。
今、マイクロコンピユータM1が故障すると回
線制御回路２３と伝送路３１とのリンケージをロ
ツク回路２５でロツクすると同時に、制御回路２
４から故障信号を伝送制御回路BCの制御回路５
１に送る。制御回路５１は、この故障信号を入力
すると回線制御回路５２を介して、データフアイ
ルメモリ４０のM1プログラムとM1データを選択
し、伝送路３１に第５図に示す命令語で転送す
る。同時に予備マイクロコンピユータSCの制御
回路２４にM1のバツクアツプを行う制御信号を
出し、ロツク回路２５のロツクを解除させ、伝送
路３１に転送されたM1プログラムとM1データ
を、回線制御回路２３を介して取込み、M1プロ
グラムをメモリ回路２１に格納し、転送された
M1データで初期演算を行う。この演算結果は、
回線制御回路２３、ロツク回路２５、および伝送
路３１を介して、入出力制御回路S1と連結され、
入出力回路とインターフエイスされる。以上の結
果、予備マイクロコンピユータSCは、マイクロ
コンピユータM1のバツクアツプ制御を行うこと
になる。
線制御回路２３と伝送路３１とのリンケージをロ
ツク回路２５でロツクすると同時に、制御回路２
４から故障信号を伝送制御回路BCの制御回路５
１に送る。制御回路５１は、この故障信号を入力
すると回線制御回路５２を介して、データフアイ
ルメモリ４０のM1プログラムとM1データを選択
し、伝送路３１に第５図に示す命令語で転送す
る。同時に予備マイクロコンピユータSCの制御
回路２４にM1のバツクアツプを行う制御信号を
出し、ロツク回路２５のロツクを解除させ、伝送
路３１に転送されたM1プログラムとM1データ
を、回線制御回路２３を介して取込み、M1プロ
グラムをメモリ回路２１に格納し、転送された
M1データで初期演算を行う。この演算結果は、
回線制御回路２３、ロツク回路２５、および伝送
路３１を介して、入出力制御回路S1と連結され、
入出力回路とインターフエイスされる。以上の結
果、予備マイクロコンピユータSCは、マイクロ
コンピユータM1のバツクアツプ制御を行うこと
になる。
上記した如く、本発明によれば、予備マイクロ
コンピユータは、第３図の待機用マイクロコンピ
ユータのように常用マイクロコンピユータのＮ倍
の処理能力、Ｎ倍の処理速度を必要とせず、常用
マイクロコンピユータと同一処理能力、処理速度
でよい。すなわち、常用マイクロコンピユータと
同一ハードウエアでよいことから、Ｎ＋１台のマ
イクロコンピユータのうち、任意にＮ台を制御用
とし、残り１台を予備機として運用できるので、
高信頼性でかつフレキシビリテイに富んだシステ
ム構成とすることができる。
コンピユータは、第３図の待機用マイクロコンピ
ユータのように常用マイクロコンピユータのＮ倍
の処理能力、Ｎ倍の処理速度を必要とせず、常用
マイクロコンピユータと同一処理能力、処理速度
でよい。すなわち、常用マイクロコンピユータと
同一ハードウエアでよいことから、Ｎ＋１台のマ
イクロコンピユータのうち、任意にＮ台を制御用
とし、残り１台を予備機として運用できるので、
高信頼性でかつフレキシビリテイに富んだシステ
ム構成とすることができる。
本発明では予備マイクロコンピユータを複数
台、例えば２台設けたシステム構成とすることに
より、マイクロコンピユータの同時２台故障に対
してもシステムダウンを防止できる。
台、例えば２台設けたシステム構成とすることに
より、マイクロコンピユータの同時２台故障に対
してもシステムダウンを防止できる。
さらに第７図に示すように、マイクロコンピユ
ータM1〜MN，SCと、伝送路制御回路BC、およ
び入出力制御回路S1〜SN間を連結する伝送路１
１を直接入出力制御回路PI／O1Nを制御する、制
御用伝送路１１Ａと、データフアイルメモリ１０
への入出力状態、マイクロコンピユータの演算結
果、およびいずれかのマイクロコンピユータが故
障時、データフアイルメモリ１０から当該マイク
ロコンピユータのプログラムとデータを転送する
ためのデータ伝送路１１Ｂに分離した構成として
も良い。このようにすれば、データフアイルメモ
リ用データと、制御信号が区分されるため、伝送
路の情報処理容量が低減される。
ータM1〜MN，SCと、伝送路制御回路BC、およ
び入出力制御回路S1〜SN間を連結する伝送路１
１を直接入出力制御回路PI／O1Nを制御する、制
御用伝送路１１Ａと、データフアイルメモリ１０
への入出力状態、マイクロコンピユータの演算結
果、およびいずれかのマイクロコンピユータが故
障時、データフアイルメモリ１０から当該マイク
ロコンピユータのプログラムとデータを転送する
ためのデータ伝送路１１Ｂに分離した構成として
も良い。このようにすれば、データフアイルメモ
リ用データと、制御信号が区分されるため、伝送
路の情報処理容量が低減される。
第１図は、火力発電所のバーナ自動制御装置の
システム概要を示す。第２図は、各制御ループ単
位のマイクロコンピユータを２重化したシステム
を示す。第３図は、複数台のマイクロコンピユー
タと１台の待機用マイクロコンピユータからなる
システムを示す。第４図は、本発明の実施例によ
る複数台のマイクロコンピユータと、１台の予備
用マイクロコンピユータを伝送制御回路と伝送路
で入出力回路を連結したシステムを示す。第５図
は、伝送路制御用命令語の構成を示す。第６図
は、第４図の詳細回路構成を示す。第７図は、伝
送路を制御用伝送路とデータ用伝送路に区分した
本発明の他の実施例を示す。 M1〜MN……常用マイクロコンピユータ、SC
……予備用マイクロコンピユータ、BC……伝送
路制御回路、S1〜SN……入出力制御回路、１０
……データフアイルメモリ、１１……伝送路。
システム概要を示す。第２図は、各制御ループ単
位のマイクロコンピユータを２重化したシステム
を示す。第３図は、複数台のマイクロコンピユー
タと１台の待機用マイクロコンピユータからなる
システムを示す。第４図は、本発明の実施例によ
る複数台のマイクロコンピユータと、１台の予備
用マイクロコンピユータを伝送制御回路と伝送路
で入出力回路を連結したシステムを示す。第５図
は、伝送路制御用命令語の構成を示す。第６図
は、第４図の詳細回路構成を示す。第７図は、伝
送路を制御用伝送路とデータ用伝送路に区分した
本発明の他の実施例を示す。 M1〜MN……常用マイクロコンピユータ、SC
……予備用マイクロコンピユータ、BC……伝送
路制御回路、S1〜SN……入出力制御回路、１０
……データフアイルメモリ、１１……伝送路。
Claims (1)
- 【特許請求の範囲】 １ 共通の伝送路と、 該伝送路に接続された複数台の常用マイクロコ
ンピユータ、少なくとも１台の予備用マイクロコ
ンピユータ及び複数台の入出力制御回路と、 前記伝送路に接続され、前記常用マイクロコン
ピユータ、予備用マイクロコンピユータ及び入出
力制御回路間の情報の授受を制御する伝送路制御
回路と、 該伝送路制御回路に接続され、前記常用マイク
ロコンピユータのそれぞれのプログラム、随時変
化する入出力状態データ及び演算結果データを一
括して格納するデータフアイルメモリを具備し、 前記伝送路制御回路は、前記共通の伝送路から
前記常用マイクロコンピユータがそれぞれ演算を
行なう随時変化する該入出力状態データ及び該常
用マイクロコンピユータがそれぞれ演算した演算
結果データを取り入れ該データフアイルメモリ内
の所定位置のメモリ内容を更新し、前記常用マイ
クロコンピユータのいずれかが故障したとき、当
該故障した常用マイクロコンピユータに対応する
プログラム及びデータを前記データフアイルメモ
リから前記予備用マイクロコンピユータへ前記伝
送路を介して送りこみ、且つ当該故障したマイク
ロコンピユータのバツクアツプを行なうことを指
示する制御信号を出力する手段を備え、 前記予備用マイクロコンピユータに前記故障し
たマイクロコンピユータのバツクアツプを行なわ
せることを特徴とする冗長系制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7897080A JPS575162A (en) | 1980-06-13 | 1980-06-13 | Redundant system controller |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7897080A JPS575162A (en) | 1980-06-13 | 1980-06-13 | Redundant system controller |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS575162A JPS575162A (en) | 1982-01-11 |
| JPS6321929B2 true JPS6321929B2 (ja) | 1988-05-10 |
Family
ID=13676749
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7897080A Granted JPS575162A (en) | 1980-06-13 | 1980-06-13 | Redundant system controller |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS575162A (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6015748A (ja) * | 1983-07-08 | 1985-01-26 | Hitachi Ltd | 相互リンク形リング構成方式 |
| FR2591777B1 (fr) * | 1985-12-13 | 1991-03-15 | Cimsa Sintra | Reseau informatise de grande securite de fonctionnement et procede de commande utilisant un tel reseau |
| JPH0827735B2 (ja) * | 1987-03-26 | 1996-03-21 | 株式会社日立製作所 | 分散システムにおけるバツクアツプ方式 |
| US5271013A (en) * | 1990-05-09 | 1993-12-14 | Unisys Corporation | Fault tolerant computer system |
| US5649089A (en) * | 1994-11-30 | 1997-07-15 | Motorola, Inc. | Method and apparatus for maintaining a redundant database system |
| US6281530B1 (en) * | 1998-11-05 | 2001-08-28 | Texas Instruments Incorporated | LPNP utilizing base ballast resistor |
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Family Cites Families (2)
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-
1980
- 1980-06-13 JP JP7897080A patent/JPS575162A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS575162A (en) | 1982-01-11 |
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