JPS59157759A - 二重化システム - Google Patents
二重化システムInfo
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- JPS59157759A JPS59157759A JP58030788A JP3078883A JPS59157759A JP S59157759 A JPS59157759 A JP S59157759A JP 58030788 A JP58030788 A JP 58030788A JP 3078883 A JP3078883 A JP 3078883A JP S59157759 A JPS59157759 A JP S59157759A
- Authority
- JP
- Japan
- Prior art keywords
- bus
- control
- controller
- control circuit
- serial
- Prior art date
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4022—Coupling between buses using switching circuits, e.g. switching matrix, connection or expansion network
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- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Mathematical Physics (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Hardware Redundancy (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
この発明はマイクロプロセッサの如きプロセッサを内蔵
した制御装置（コントローラ）が接続される共通バスを
二重化して、その信頼性の向上を図るようにした二重化
システムに関する。
した制御装置（コントローラ）が接続される共通バスを
二重化して、その信頼性の向上を図るようにした二重化
システムに関する。
一般に、プロセッサを内蔵した制御装置は、その処理方
法をプログラムによって変更することができる、すなわ
ち制御装置の機能や性能をハードウェアを変更すること
なく開発、改良できる利点を有［７ているため、機能が
簡単な製置から比較的複雑で重要な機能を司る装置に至
るまで広く採用されている。しかし、このような場合に
、プロセッサなどの中央処理装置部分で故障が発生する
と、システム全体の機能が失われることから、かかる主
要な制御装置には保護装置を設ける等のしかるべき保護
対策が講じられていることが望ましい。
法をプログラムによって変更することができる、すなわ
ち制御装置の機能や性能をハードウェアを変更すること
なく開発、改良できる利点を有［７ているため、機能が
簡単な製置から比較的複雑で重要な機能を司る装置に至
るまで広く採用されている。しかし、このような場合に
、プロセッサなどの中央処理装置部分で故障が発生する
と、システム全体の機能が失われることから、かかる主
要な制御装置には保護装置を設ける等のしかるべき保護
対策が講じられていることが望ましい。
第１図はコントロールシステムの基本構成を示すブロッ
ク図、第２図はバンクアップ装置を備えたコントロール
システムを示すブロック図、第３図は主要部分を二重化
したシステムを示すブロック図である。
ク図、第２図はバンクアップ装置を備えたコントロール
システムを示すブロック図、第３図は主要部分を二重化
したシステムを示すブロック図である。
すなわち、一般的に良く知られているコントロールシス
テムは、第１図に示されるようにプロセッサ１、メモリ
２、システムバス３およヒエ１０コントローラ４（４１
〜４ｎ）等から構成される。
テムは、第１図に示されるようにプロセッサ１、メモリ
２、システムバス３およヒエ１０コントローラ４（４１
〜４ｎ）等から構成される。
このようなシステムにおける上記の如き／・−ドウエア
障害に対する保護対策としては次の如き方法。
障害に対する保護対策としては次の如き方法。
が考えられる。その１つは、第２図に示すように、バッ
クアップ装置１５１・・・１５ｎを設ける方法である。
クアップ装置１５１・・・１５ｎを設ける方法である。
この場合、バンクアップ装置１５１・・・１５ｎには、
少なくともプロセスの状態を監視し、必要に応じて手動
または自動でプロセスを完全かつ適切な状態に変えられ
るような操作量の変更機能を有している。なお、１１，
１２．１３および１４（１４１〜１４ｎ）は第１図と同
様のプロセッサ、メモリ、システムバスおよびＩ１０コ
ントローラである。このようなバックアップ装に１５１
〜１５ｎを設けることによシ、装置１１〜１４のいずれ
かに障害が発生して装置の機能が失われた場合でも、必
要最低限の制御機能を保障することができる。
少なくともプロセスの状態を監視し、必要に応じて手動
または自動でプロセスを完全かつ適切な状態に変えられ
るような操作量の変更機能を有している。なお、１１，
１２．１３および１４（１４１〜１４ｎ）は第１図と同
様のプロセッサ、メモリ、システムバスおよびＩ１０コ
ントローラである。このようなバックアップ装に１５１
〜１５ｎを設けることによシ、装置１１〜１４のいずれ
かに障害が発生して装置の機能が失われた場合でも、必
要最低限の制御機能を保障することができる。
これに対して、第３図の如くする方法もある。
同図においで、２１Ｍ、２１Ｓはプロセッサ、２２Ｍ、
２２Ｓはメモリ、２３はシステムバス、２４（２４１〜
２４ｎ）はＩ１０コントローラ、２５はバス切換器であ
る。すなわち、プロセンザ、メモリ等の共通部を２組設
けて一方をマスク（２１Ｍ。
２２Ｓはメモリ、２３はシステムバス、２４（２４１〜
２４ｎ）はＩ１０コントローラ、２５はバス切換器であ
る。すなわち、プロセンザ、メモリ等の共通部を２組設
けて一方をマスク（２１Ｍ。
２２Ｍ）、他方をスレーブ（２１Ｓ 、２２Ｓ）とし、
マスク側が障害等によ多機能停止したときは、バス切換
器２５によシ自動または手動でスレーブ側に切シ換える
ことによシ、システム全体の機能が停止することのない
ようにしたものである。なお、２４１〜２４ｎはプロセ
ス機器に対応する個別インタフェイス部でアシ、これら
の部分で万一障害が発生したとしても、その波及する範
囲が一部に限られるので、かかる個別インタフェイス部
をもプロセソザ、メモリ等の共通部と同様に二重化すべ
きか否かは適用対象に応じて適宜に決められる。
マスク側が障害等によ多機能停止したときは、バス切換
器２５によシ自動または手動でスレーブ側に切シ換える
ことによシ、システム全体の機能が停止することのない
ようにしたものである。なお、２４１〜２４ｎはプロセ
ス機器に対応する個別インタフェイス部でアシ、これら
の部分で万一障害が発生したとしても、その波及する範
囲が一部に限られるので、かかる個別インタフェイス部
をもプロセソザ、メモリ等の共通部と同様に二重化すべ
きか否かは適用対象に応じて適宜に決められる。
なお、この例においても第２図の如きノくツクアップ装
置１Ｉ１０コントローラ２４１〜２４ｎに対応して設け
ることができる。
置１Ｉ１０コントローラ２４１〜２４ｎに対応して設け
ることができる。
つまシ、上記いずれのシステムにおいても、共通部と個
別部とが共通のシステムバスによって互いに結合されて
おシ、該システムバスを介して情報の交換が行なわれる
。そして、このシステムノくスは通常はアドレスバス、
データバスおよび制御情報バス等からな９、これら情報
を並列的に送。
別部とが共通のシステムバスによって互いに結合されて
おシ、該システムバスを介して情報の交換が行なわれる
。そして、このシステムノくスは通常はアドレスバス、
データバスおよび制御情報バス等からな９、これら情報
を並列的に送。
受信する、いわゆるワードシリアスバスが使用される。
−ｉ：た、このバスに接続される構成要素は、複数のプ
リント板に分けて実装されることが多いが、かかる場合
においていずれかのプリント板に実装された構成要素に
障害が発生し、該共通ノくス線が０″またはｌ＃の状態
にラッチアップされると、正常な情報交換が不能になる
という欠点がある。このため、上述の如く各種装置また
は機能要素を二重化することが考えられるが、上記シス
テムバスは多数の信号綜から構成されるものであるため
、プリント板の端子数等による制約、あるいは二重化に
伴う著しいコストアップ等の理由によって実現が困難で
あるという欠点がある。
リント板に分けて実装されることが多いが、かかる場合
においていずれかのプリント板に実装された構成要素に
障害が発生し、該共通ノくス線が０″またはｌ＃の状態
にラッチアップされると、正常な情報交換が不能になる
という欠点がある。このため、上述の如く各種装置また
は機能要素を二重化することが考えられるが、上記シス
テムバスは多数の信号綜から構成されるものであるため
、プリント板の端子数等による制約、あるいは二重化に
伴う著しいコストアップ等の理由によって実現が困難で
あるという欠点がある。
この発明はかかる事情のもとになされたもので、簡単か
つ容易にコントロールシステムの二重化を実現しうる手
段を提供することを目的とする。
つ容易にコントロールシステムの二重化を実現しうる手
段を提供することを目的とする。
〔発明の要点〕
プロセッサ、メモリ等の共通制御部と該共通制御装置に
よって制御される入出力装置等の個別部とがワードシリ
アスバスを介して並設されてなるシステムに、情報を１
ビツトずつ直列に伝送するビットシリアスバスを設け、
該バスにそれぞれ所定のインタフェイス部を介して共通
制御部９個別部を並設するようにした点にある。
よって制御される入出力装置等の個別部とがワードシリ
アスバスを介して並設されてなるシステムに、情報を１
ビツトずつ直列に伝送するビットシリアスバスを設け、
該バスにそれぞれ所定のインタフェイス部を介して共通
制御部９個別部を並設するようにした点にある。
以下、この発明の実施例を図面を参照して説明する。
第４図はこの発明の実施例を示すブロック構成図である
。同図において、４１はプロセッサおよびメモリを１つ
にまとめて表示したもの、４２はローカルバス、４４１
、４４ｚｉ）ニジステムバスインタフェイス、４６は
システム（ワードシ！Ｊ ７．ｈ ） ハス、４８は制
御回路、５０はプロセスインクフェイス部であＬ ４３
１１４３２はシリアルバスインタフェイス、４５はシリ
アル（ビットシリアル）ハス、４７は制御回路である。
。同図において、４１はプロセッサおよびメモリを１つ
にまとめて表示したもの、４２はローカルバス、４４１
、４４ｚｉ）ニジステムバスインタフェイス、４６は
システム（ワードシ！Ｊ ７．ｈ ） ハス、４８は制
御回路、５０はプロセスインクフェイス部であＬ ４３
１１４３２はシリアルバスインタフェイス、４５はシリ
アル（ビットシリアル）ハス、４７は制御回路である。
つまシ、ワード単位で情報の並列伝送が可能なワードシ
リアスバス４６に、インタフェイス４４１を介してプロ
セッサおよびメモリ４１を、またインクフェイス４４２
ヲ介して制御回路４８．プロセスインタフェイス５０を
それぞれ接続して構成される一般的なコントロールシス
テムに対し、ビット単位情報の直列伝送が可能なビット
シリアルバス４５を設け、上記プロセッサおよびメモリ
４１と制御回路４７とをそれぞれシリアルバスインタフ
ェイス４３１ 、４３２ ヲ介して該バス４５に接続し
てシステムの二重化を図ったものでおる。したがって、
シリアルインタフェイス４３１，４３２は、少なくとも
ビットシリアルで交換されるバス４５上のデータをワー
ド単位に変換する機能等を有するものである。なお、切
換選択回路４９は、第３図のバス切換器２５と同様に、
制御回路４７または４８のいずれかを選択する。
リアスバス４６に、インタフェイス４４１を介してプロ
セッサおよびメモリ４１を、またインクフェイス４４２
ヲ介して制御回路４８．プロセスインタフェイス５０を
それぞれ接続して構成される一般的なコントロールシス
テムに対し、ビット単位情報の直列伝送が可能なビット
シリアルバス４５を設け、上記プロセッサおよびメモリ
４１と制御回路４７とをそれぞれシリアルバスインタフ
ェイス４３１ 、４３２ ヲ介して該バス４５に接続し
てシステムの二重化を図ったものでおる。したがって、
シリアルインタフェイス４３１，４３２は、少なくとも
ビットシリアルで交換されるバス４５上のデータをワー
ド単位に変換する機能等を有するものである。なお、切
換選択回路４９は、第３図のバス切換器２５と同様に、
制御回路４７または４８のいずれかを選択する。
第４図の動作について説明する。
マイクロプロセッサ４１はメモリに記憶されているプロ
グラムにもとづいて所定の制御を行ない、必要ニ応シテ
ローカルバス４２、システムバスインタフェイス４４１
＋ ４４２を介して制御回路４８に制御情報を与える
。このとき、切換選択回路４９では、正常時には制御回
路４８側の信号を生かし、制御回路４７側の信号を切シ
離す如く構成しておくことにすれば、制御回路４８から
の制御情報がプロセスインタフェイス５０を介して所定
のプロセス機器に出力される。なお、プロセス機器から
取υ込まれる状態情報等は、上記とは逆の経路、すなわ
ち、プロセスインクフェイス５０、切換選択回路４９、
制御回路４８、システムバスインタフェイス４４２、シ
ステムバス４６、システムバスインクフェイス４４１お
よびローカルノくス４２に介してプロセッサおよびメモ
リ４１に与えられ、かかる動作を基本動作としてシステ
ムは正常に動作する。ここで、バス４６．インタフェイ
ス４４１゜４４２または制御回路４８等のいずれかにお
いて障害が発生し、バス４６を構成する信号線の１本が
ラッチアップ状態になって、共通制御部（４Ａ）と個別
部（４Ｂ）との間の情報交換が不能になると、それ以後
は個別部（４Ｂ）に対する制御機能が停止するばかシで
なく、他のすべての装置または機器の機能が停止するお
それがある。したがって、このような事態が発生した場
合は、プロセッサ４１では制御ロジック（ソフトウェア
またはプログラム）を切シ換え、正常時に使用していた
システムバス４６を介する情報の交信を停止し、シリア
ルインクフェイス４３１、シリアルバス４５、シリアル
インタフェイス４３２、制御回路４７、切換選択回路４
９およびプロセスインタフェイス５０の情報交信経路を
生かし、これによシ制御機能を継続、維持しようとする
ものである。なお、切換選択回路４９は、例えばシステ
ム起動時にプロセッサ４１による個別部（４Ｂ）の機能
テストの結果、正常であることが確認された後に、制御
回路４・７から４８へ切シ換えられるようにセットして
おくこととする。また、個別部（４Ｂ）は、こ＼では１
個だけしか示されていないが、通常は複数台設置され、
共通部（４Ａ）による制御も時分割的に実行されるのが
普通である。したがって、共通部（４Ａ）は多数の個別
部（４Ｂ）との情報交換をしなければならないため、そ
のバス構成も１度に複数のビット情報を伝送しうるワー
ドシリアスバスが用いられ、これがメイン（主または′
吊用）となるのが普通であるが、シリアスバスとそのイ
ンタフェイス部とからなるシステムを主または常用とし
て、ワードシリアスバスからなるシステムを予備として
設けるようにしてもよいことはもちろんである。
グラムにもとづいて所定の制御を行ない、必要ニ応シテ
ローカルバス４２、システムバスインタフェイス４４１
＋ ４４２を介して制御回路４８に制御情報を与える
。このとき、切換選択回路４９では、正常時には制御回
路４８側の信号を生かし、制御回路４７側の信号を切シ
離す如く構成しておくことにすれば、制御回路４８から
の制御情報がプロセスインタフェイス５０を介して所定
のプロセス機器に出力される。なお、プロセス機器から
取υ込まれる状態情報等は、上記とは逆の経路、すなわ
ち、プロセスインクフェイス５０、切換選択回路４９、
制御回路４８、システムバスインタフェイス４４２、シ
ステムバス４６、システムバスインクフェイス４４１お
よびローカルノくス４２に介してプロセッサおよびメモ
リ４１に与えられ、かかる動作を基本動作としてシステ
ムは正常に動作する。ここで、バス４６．インタフェイ
ス４４１゜４４２または制御回路４８等のいずれかにお
いて障害が発生し、バス４６を構成する信号線の１本が
ラッチアップ状態になって、共通制御部（４Ａ）と個別
部（４Ｂ）との間の情報交換が不能になると、それ以後
は個別部（４Ｂ）に対する制御機能が停止するばかシで
なく、他のすべての装置または機器の機能が停止するお
それがある。したがって、このような事態が発生した場
合は、プロセッサ４１では制御ロジック（ソフトウェア
またはプログラム）を切シ換え、正常時に使用していた
システムバス４６を介する情報の交信を停止し、シリア
ルインクフェイス４３１、シリアルバス４５、シリアル
インタフェイス４３２、制御回路４７、切換選択回路４
９およびプロセスインタフェイス５０の情報交信経路を
生かし、これによシ制御機能を継続、維持しようとする
ものである。なお、切換選択回路４９は、例えばシステ
ム起動時にプロセッサ４１による個別部（４Ｂ）の機能
テストの結果、正常であることが確認された後に、制御
回路４・７から４８へ切シ換えられるようにセットして
おくこととする。また、個別部（４Ｂ）は、こ＼では１
個だけしか示されていないが、通常は複数台設置され、
共通部（４Ａ）による制御も時分割的に実行されるのが
普通である。したがって、共通部（４Ａ）は多数の個別
部（４Ｂ）との情報交換をしなければならないため、そ
のバス構成も１度に複数のビット情報を伝送しうるワー
ドシリアスバスが用いられ、これがメイン（主または′
吊用）となるのが普通であるが、シリアスバスとそのイ
ンタフェイス部とからなるシステムを主または常用とし
て、ワードシリアスバスからなるシステムを予備として
設けるようにしてもよいことはもちろんである。
第４図の実施例は基本的なコントロールシステムにおけ
るシステム起動時、ワードシリアルノ（スとビットシリ
アルバスにて二重化した例であるが、さらに、次のよう
にすることが可能である。
るシステム起動時、ワードシリアルノ（スとビットシリ
アルバスにて二重化した例であるが、さらに、次のよう
にすることが可能である。
第５図はこの発明の他の実施例を示すブロック構成図で
ある。同図からも明らかなように、この例はシステムバ
スだけでなく共通部４Ａ’に付加してその二重化を図っ
たものである。ここで、共通部４Ａを常用、共通部４Ａ
’を予備用とするとともに、予備の共通部４Ａ’側でシ
リアルバス４５を介してシステムの状態または常用側共
通部４Ａのメモリの内容を、バス４６を介する°ことな
く、シたがって常用側共通部４Ａの制御機能を何ら損な
うことなくトレース（追跡）することができるので、万
一、常用側が故障しても、瞬時に予備側へ切シ換えるこ
とによジノンストップ（無瞬断）システムを実現するこ
とが可能である。なお、個別部４Ｂについても、上記と
同様にして二重化してもよいことは云う迄もない。なお
、その他の点は第４図と同様であるので、詳しい説明は
省略する。
ある。同図からも明らかなように、この例はシステムバ
スだけでなく共通部４Ａ’に付加してその二重化を図っ
たものである。ここで、共通部４Ａを常用、共通部４Ａ
’を予備用とするとともに、予備の共通部４Ａ’側でシ
リアルバス４５を介してシステムの状態または常用側共
通部４Ａのメモリの内容を、バス４６を介する°ことな
く、シたがって常用側共通部４Ａの制御機能を何ら損な
うことなくトレース（追跡）することができるので、万
一、常用側が故障しても、瞬時に予備側へ切シ換えるこ
とによジノンストップ（無瞬断）システムを実現するこ
とが可能である。なお、個別部４Ｂについても、上記と
同様にして二重化してもよいことは云う迄もない。なお
、その他の点は第４図と同様であるので、詳しい説明は
省略する。
第６図はこの発明のさらに別の実施例を示すブロック構
成図である。つまシ、上記の個別部４Ｂの二重化をさら
に推し進めて、該個別部４Ｂ、４Ｂ’をそれぞれ３分割
（４Ｂ１〜４Ｂ３．４Ｂ１’〜４ Ｂ ３’ ）し、例
えば常用側の４Ｂｌが故障して４Ｂ２側に切）換えられ
たとき、該故障したカード４Ｂｌを予備側の４Ｂ１′
カードにもとづいて正常な状態に修復できるようにし
たものである。なお、第４図〜第６図の各実施例におい
て、切換選択回路４９内に比較回路を設けるとともに、
共通部からの制御結果を常にバス４５．４６の双方を介
して出力する如くしておけば、該回路４９では制御回路
４７ 、４８の両方の出力が一致したときのみデータは
正しいものとして所定のプロセス機器に与えることがで
きるので、誤出力となるおそれが少なくなシ、信頼性が
向上するという利点をもたらすものである。
成図である。つまシ、上記の個別部４Ｂの二重化をさら
に推し進めて、該個別部４Ｂ、４Ｂ’をそれぞれ３分割
（４Ｂ１〜４Ｂ３．４Ｂ１’〜４ Ｂ ３’ ）し、例
えば常用側の４Ｂｌが故障して４Ｂ２側に切）換えられ
たとき、該故障したカード４Ｂｌを予備側の４Ｂ１′
カードにもとづいて正常な状態に修復できるようにし
たものである。なお、第４図〜第６図の各実施例におい
て、切換選択回路４９内に比較回路を設けるとともに、
共通部からの制御結果を常にバス４５．４６の双方を介
して出力する如くしておけば、該回路４９では制御回路
４７ 、４８の両方の出力が一致したときのみデータは
正しいものとして所定のプロセス機器に与えることがで
きるので、誤出力となるおそれが少なくなシ、信頼性が
向上するという利点をもたらすものである。
なお、この点はプロセス機器からの各入力についても同
様にして適用することができる。
様にして適用することができる。
この発明によれば、常時は高速応答性のあるワードシリ
アルバスで制御を行ない、障害時にはワードシリアルバ
スよりも応答性は多少低下しても、耐ノイズ性が良好で
、絶縁が容易なビットシリアルバスを利用することによ
り、経済的にも優れた特色のある耐故障システムを実現
することができる利点を有するものである。つ咬シ、一
般にビットシリアルバスは、耐ノイズ性の点でワードシ
リアルバスよシもすぐれ、かつ絶縁が容易で価格も安価
であることから、このよりなノ（ヌを用いて二重化する
ことによム単に、ワードシリアルノ（スで二重化するに
とソまらない利点を有するものである。また、バスを二
重化した上にさらに共通部のみを二重化する如き比較的
単純なものから、すべての構成要素を二重化する完全二
重化システムまで特にアーキテクチュアを変えることな
く容易にレベルアップすることが可能となるものである
。
アルバスで制御を行ない、障害時にはワードシリアルバ
スよりも応答性は多少低下しても、耐ノイズ性が良好で
、絶縁が容易なビットシリアルバスを利用することによ
り、経済的にも優れた特色のある耐故障システムを実現
することができる利点を有するものである。つ咬シ、一
般にビットシリアルバスは、耐ノイズ性の点でワードシ
リアルバスよシもすぐれ、かつ絶縁が容易で価格も安価
であることから、このよりなノ（ヌを用いて二重化する
ことによム単に、ワードシリアルノ（スで二重化するに
とソまらない利点を有するものである。また、バスを二
重化した上にさらに共通部のみを二重化する如き比較的
単純なものから、すべての構成要素を二重化する完全二
重化システムまで特にアーキテクチュアを変えることな
く容易にレベルアップすることが可能となるものである
。
さらに、共通部を二重化した場合に、メモリの内容を予
備系バスを利用して常時トレースすることができるので
、無瞬断システムを実現することが可能となシ、信頼性
が向上するものである。
備系バスを利用して常時トレースすることができるので
、無瞬断システムを実現することが可能となシ、信頼性
が向上するものである。
なお、この発明は上記の如きプロセス機器ばかりでなく
、一般的な入出力機器についても同様にして適用するこ
とができる。
、一般的な入出力機器についても同様にして適用するこ
とができる。
第１図はコントロールシステムの基本構成を示すブロッ
ク図、第２図はパンクアンプ装置を備えたコントロール
システムを示すブロック図、第３図は主要部を二重化し
たシステム例を示すブロック図、第４図はこの発明の実
施例を示すブロック構成図、第５図はこの発明の他の実
施例を示すブロック構成図、第６図はこの発明のさらに
別の実施例を示すブロック構成図である。 符号説明 １１．２１Ｍ、２１８・・・プロセッサ、１２ 、２２
Ｍ。 ２２Ｓ・・・メモリ、３，１３，２３．４６・・・シス
テムバス、４１〜４ｎ、１４１〜１４ｎ、 ２４１〜２
４ｎ・・・工１０コントローラ、１５１〜１５ｎ・・・
バンクアップ装置、２５・・・バス切換器、４１・・・
プロセッサおよびメモリ、４２・・・ローカルバス、４
３１１４３２・・・シリアルバスインタフェイス、４４
１＋ ４４２・・・システムバスインタフェイス、４５
・・・シリアルバス、４７゜４８・・・制御回路、４９
・・・切換選択回路、５０・・・プロセスインタフェイ
ス回路 第 １ 図 プ０セス プＯ亡又フ
・ロセス
アロでス第３図
ク図、第２図はパンクアンプ装置を備えたコントロール
システムを示すブロック図、第３図は主要部を二重化し
たシステム例を示すブロック図、第４図はこの発明の実
施例を示すブロック構成図、第５図はこの発明の他の実
施例を示すブロック構成図、第６図はこの発明のさらに
別の実施例を示すブロック構成図である。 符号説明 １１．２１Ｍ、２１８・・・プロセッサ、１２ 、２２
Ｍ。 ２２Ｓ・・・メモリ、３，１３，２３．４６・・・シス
テムバス、４１〜４ｎ、１４１〜１４ｎ、 ２４１〜２
４ｎ・・・工１０コントローラ、１５１〜１５ｎ・・・
バンクアップ装置、２５・・・バス切換器、４１・・・
プロセッサおよびメモリ、４２・・・ローカルバス、４
３１１４３２・・・シリアルバスインタフェイス、４４
１＋ ４４２・・・システムバスインタフェイス、４５
・・・シリアルバス、４７゜４８・・・制御回路、４９
・・・切換選択回路、５０・・・プロセスインタフェイ
ス回路 第 １ 図 プ０セス プＯ亡又フ
・ロセス
アロでス第３図
Claims (1)
- 【特許請求の範囲】 ｌ）情報を並列伝送する共通バスに少なくともプログラ
ムを記憶するメモリと、該メモリに記憶されたプログラ
ムにもとづいて所定の制御動作を実行するプロセッサと
を備えてなるコントローラと、該コントローラによって
制御される各ね！入出カニニットとをそれぞれ所定のイ
ンタ７工イス部を介して並設してなるコントロールシス
テムにおいて、情報を直列伝送する他の共通バスを前記
共通バスに並列に設けるとともに、該直列伝送される情
報を前記コントローラおよび各種入出カニニットに受は
容れられる形式にして伝達するためのインタフェイス部
を介してこれらコントローラおよび各種入出カニニット
を該他の共通バスに＠２設してなることを特徴とする二
重化システム。 ２、特許請求の範囲第１項に記載の二重化システムにお
いて、前記コントローラまたは各種人出カニニットの少
なくとも一方を二重化し一方を籾。 用、他方を予備用として運転することを特徴とする二重
化システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58030788A JPS59157759A (ja) | 1983-02-28 | 1983-02-28 | 二重化システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58030788A JPS59157759A (ja) | 1983-02-28 | 1983-02-28 | 二重化システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59157759A true JPS59157759A (ja) | 1984-09-07 |
| JPS6350740B2 JPS6350740B2 (ja) | 1988-10-11 |
Family
ID=12313408
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58030788A Granted JPS59157759A (ja) | 1983-02-28 | 1983-02-28 | 二重化システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59157759A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6324346A (ja) * | 1986-06-27 | 1988-02-01 | Yokogawa Hewlett Packard Ltd | 情報伝達方式 |
| JP2010061606A (ja) * | 2008-09-08 | 2010-03-18 | Nec Corp | Ｐｃｉカード、マザーボード、ｐｃｉバスシステム、制御方法、及びプログラム |
-
1983
- 1983-02-28 JP JP58030788A patent/JPS59157759A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6324346A (ja) * | 1986-06-27 | 1988-02-01 | Yokogawa Hewlett Packard Ltd | 情報伝達方式 |
| JP2010061606A (ja) * | 2008-09-08 | 2010-03-18 | Nec Corp | Ｐｃｉカード、マザーボード、ｐｃｉバスシステム、制御方法、及びプログラム |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6350740B2 (ja) | 1988-10-11 |
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