JPS63220331A - 雑音除去回路 - Google Patents
雑音除去回路Info
- Publication number
- JPS63220331A JPS63220331A JP62054506A JP5450687A JPS63220331A JP S63220331 A JPS63220331 A JP S63220331A JP 62054506 A JP62054506 A JP 62054506A JP 5450687 A JP5450687 A JP 5450687A JP S63220331 A JPS63220331 A JP S63220331A
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- JP
- Japan
- Prior art keywords
- flip
- circuit
- flop
- noise removal
- output
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、雑音除去回路に関するもので半導体集積回路
に利用できる。
に利用できる。
従来の技術
マイクロコンピュータは入力信号に雑音が含まれている
と誤動作の原因になるため、雑音除去回路が必要となる
、従来、雑音除去回路は第３図のような回路で構成され
ている。第４図は同回路のタイミングチャートである。
と誤動作の原因になるため、雑音除去回路が必要となる
、従来、雑音除去回路は第３図のような回路で構成され
ている。第４図は同回路のタイミングチャートである。
Ｉｄはサンプリングクロック入力、工１１１″を入力信
号、１ｏ１は入力信号をサンプリングクロックに同期し
てラッチするＤフリップフロップ、１０２け、サンプリ
ングクロックに同期して前段ラッチ回路でラーツチした
データを保持するＤフリップフロップである。Ｄフリッ
プフロップ１０１，１０２の各出力Ｑ４．Ｑ２をムＮＤ
回路２０１と）ｆＯＲ回路２０２にそれぞれ並列入力し
ている。Ｄフリップフロップ１０１゜１０２の各出力Ｑ
１．Ｑ２がともにハイレベルであれば、ムＮＤ回路２０
１の出力Ｓ、がハイレベルになり、Ｒ−Ｓフリップ７０
ツブ３０１けデータセットされ、その出力信号０．がハ
イレベルになる。
号、１ｏ１は入力信号をサンプリングクロックに同期し
てラッチするＤフリップフロップ、１０２け、サンプリ
ングクロックに同期して前段ラッチ回路でラーツチした
データを保持するＤフリップフロップである。Ｄフリッ
プフロップ１０１，１０２の各出力Ｑ４．Ｑ２をムＮＤ
回路２０１と）ｆＯＲ回路２０２にそれぞれ並列入力し
ている。Ｄフリップフロップ１０１゜１０２の各出力Ｑ
１．Ｑ２がともにハイレベルであれば、ムＮＤ回路２０
１の出力Ｓ、がハイレベルになり、Ｒ−Ｓフリップ７０
ツブ３０１けデータセットされ、その出力信号０．がハ
イレベルになる。
また、Ｄフリップフロップ１０１，１０２の各出力Ｑ４
．Ｑ２がともにローレベルであれば、ＮＯＲ回路２０２
の出力Ｒ４がハイレベルになり、Ｒ−８フリツプフロツ
プ３０１けデータリセットされ、その出力信号０がロー
レベルになる。一方、Ｄフリップ７ｏツブ１０１，１０
２の各出力Ｑ１．Ｑ２の値が異なる場合は、Ｒ−８フリ
ツプフロツプ３ｏ１の出力信号０１は変化しない。
．Ｑ２がともにローレベルであれば、ＮＯＲ回路２０２
の出力Ｒ４がハイレベルになり、Ｒ−８フリツプフロツ
プ３０１けデータリセットされ、その出力信号０がロー
レベルになる。一方、Ｄフリップ７ｏツブ１０１，１０
２の各出力Ｑ１．Ｑ２の値が異なる場合は、Ｒ−８フリ
ツプフロツプ３ｏ１の出力信号０１は変化しない。
発明が解決しようとする問題点
このような従来の回路では、第４図のように、サンプリ
ングクロックエ。ｋのパルス周期より少しパルス幅の広
い雑音が入力信号工、に含まれると出力信号０１に誤動
作が発生するという欠点があった。
ングクロックエ。ｋのパルス周期より少しパルス幅の広
い雑音が入力信号工、に含まれると出力信号０１に誤動
作が発生するという欠点があった。
問題点を解決するための手段
本発明は、前記問題を解決するために、入力信号をサン
プリングクロックに同期してラッチする三段以上の縦続
ラッチ回路と前記縦続ラッチ回路の各段のデータ信号を
並列入力する３入力以上の多数決論理回路とをそなえた
雑音除去回路である。
プリングクロックに同期してラッチする三段以上の縦続
ラッチ回路と前記縦続ラッチ回路の各段のデータ信号を
並列入力する３入力以上の多数決論理回路とをそなえた
雑音除去回路である。
作用
本発明により、入力信号に含まれる雑音による誤動作を
防ぐことができる。
防ぐことができる。
実施例
第１図は、本発明の雑音除去回路の一実施例を示す回路
図である。Ｉｃｋけサンプリングクロック、工、は入力
信号、１０１〜１０４はサンプリングクロックに同期し
て入力信号Ｉ＋ を逐次ラッチするＤフリップフロップ
の縦続ラッチ回路、すなわち、４ビツト７フトレジスタ
、２００は入力信号Ｑ１〜Ｑ４のうち３入力以上がハイ
レベルの時には、出力端子Ｈがハイレベル、入力端子Ｑ
、〜Ｑ４のうち３入力以上がローレベルの時には、出力
端子りがハイレベルを出力する多数決論理回路、３０１
は出力データをラッチするＲ−Ｓフリップフロップであ
る。第２図は、第１図の回路図のタイミングチャートで
ある。
図である。Ｉｃｋけサンプリングクロック、工、は入力
信号、１０１〜１０４はサンプリングクロックに同期し
て入力信号Ｉ＋ を逐次ラッチするＤフリップフロップ
の縦続ラッチ回路、すなわち、４ビツト７フトレジスタ
、２００は入力信号Ｑ１〜Ｑ４のうち３入力以上がハイ
レベルの時には、出力端子Ｈがハイレベル、入力端子Ｑ
、〜Ｑ４のうち３入力以上がローレベルの時には、出力
端子りがハイレベルを出力する多数決論理回路、３０１
は出力データをラッチするＲ−Ｓフリップフロップであ
る。第２図は、第１図の回路図のタイミングチャートで
ある。
以下、第１図と第２図とを参照して、この実施例の動作
を説明する。
を説明する。
サンプリングクロックエ。ｋの立上りに同期して入力信
号工１ をＤフリップフロップ１０１がデータラッチす
る。この時、Ｄフリップフロップ１０２は１クロツク前
のデータをラッチし、Ｄフリップフロップ１０３は２ク
ロツク前のデータをラッチし、Ｄフリップフロップ°１
０４は３クロツク前のデータをラッチしている。これら
各段のＤフリップフロップのデータ信号Ｑ、〜Ｑ４のう
ち３つ以上ハイレベルであれば、多数決論理回路２００
は出力データラッチ３０１のデータセラトラ行ない出力
信号０１をハイレベルにする。まだ、各データ信号Ｑ１
〜Ｑ４のうち３つ以上ローレルであれば、多数決論理回
路２００は出力データラッチ３０１のデータリセントを
行ない、出力信号０．をローレベルにする。例えば、入
力信号工、に雑音が含まれていても、サンプリングクロ
ックエ。ｋの周期の２倍未満のパルス雑音であれば、出
力信号０．は誤動作信号を発生しない。
号工１ をＤフリップフロップ１０１がデータラッチす
る。この時、Ｄフリップフロップ１０２は１クロツク前
のデータをラッチし、Ｄフリップフロップ１０３は２ク
ロツク前のデータをラッチし、Ｄフリップフロップ°１
０４は３クロツク前のデータをラッチしている。これら
各段のＤフリップフロップのデータ信号Ｑ、〜Ｑ４のう
ち３つ以上ハイレベルであれば、多数決論理回路２００
は出力データラッチ３０１のデータセラトラ行ない出力
信号０１をハイレベルにする。まだ、各データ信号Ｑ１
〜Ｑ４のうち３つ以上ローレルであれば、多数決論理回
路２００は出力データラッチ３０１のデータリセントを
行ない、出力信号０．をローレベルにする。例えば、入
力信号工、に雑音が含まれていても、サンプリングクロ
ックエ。ｋの周期の２倍未満のパルス雑音であれば、出
力信号０．は誤動作信号を発生しない。
発明の詳細
な説明したように、本発明によれば、入力信号に含まれ
る雑音による影響を受けにくり、その実用的効果は大き
い。
る雑音による影響を受けにくり、その実用的効果は大き
い。
第１図は本発明実施例の回路図、第２図は第１図のタイ
ミングチャート、第３図は従来の回路図、第４図は第３
図のタイミングチャートである。 １ｏ１〜１０４・・・・・・Ｄフリップフロップ（縦続
ラッチ回路）、２００・・・・・・多数決論理回路、２
０１・・・・・・ムＮＤ回路、２０２・・・・・・ＮＯ
Ｒ回路、３０１・・・・・・出力ラッチ。 第 １ 図 第２図
ミングチャート、第３図は従来の回路図、第４図は第３
図のタイミングチャートである。 １ｏ１〜１０４・・・・・・Ｄフリップフロップ（縦続
ラッチ回路）、２００・・・・・・多数決論理回路、２
０１・・・・・・ムＮＤ回路、２０２・・・・・・ＮＯ
Ｒ回路、３０１・・・・・・出力ラッチ。 第 １ 図 第２図
Claims (1)
- 入力信号をサンプリングクロックに同期してラッチする
三段以上の従続ラッチ回路と前記縦続ラッチ回路の各段
のデータ信号を並列入力する３入力以上の多数決論理回
路とをそなえたことを特徴とする雑音除去回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62054506A JPS63220331A (ja) | 1987-03-10 | 1987-03-10 | 雑音除去回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62054506A JPS63220331A (ja) | 1987-03-10 | 1987-03-10 | 雑音除去回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63220331A true JPS63220331A (ja) | 1988-09-13 |
Family
ID=12972522
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62054506A Pending JPS63220331A (ja) | 1987-03-10 | 1987-03-10 | 雑音除去回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63220331A (ja) |
-
1987
- 1987-03-10 JP JP62054506A patent/JPS63220331A/ja active Pending
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