JPS63220484A

JPS63220484A - デイジタル信号処理装置

Info

Publication number: JPS63220484A
Application number: JP62053781A
Authority: JP
Inventors: Masataka Yoritachi; 寄立　昌孝; Kenji Tomizawa; 健二富沢; Yoshihiro Machiguchi; 町口　喜弘
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1987-03-09
Filing date: 1987-03-09
Publication date: 1988-09-13
Anticipated expiration: 2013-01-26
Also published as: JP2705060B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、メモリを用いて入力されたディジタルデー
タとは異なる新たなディジタルデータを得る場合等に用
いて好適なディジタル信号処理装置に関する。

〔発明の概要〕

この発明は、入力されたディジタルデータにアドレスさ
れてこのディジタルデータとは異なる新たなディジタル
データを出力するメモリを設け、メモリに入力されたデ
ィジタルデータと第１の係数を乗算すると共にメモリよ
り出力されたディジタルデータと第２の係数を乗算し、
両乗算出力を加算することにより、第１及び第２の係数
に応じてメモリに入力されたディジタルデータとメモリ
より出力されたディジタルデータの中間の特性を有する
データを任意に得るようにしたものである。

〔従来の技術〕

入力されたディジタル信号を処理して異なる新たなディ
ジタル信号を得るのにメモリを用いるものとして米国特
許第３７７７１３号がある。また、クリッパを用いたも
のとして従来第４図に示すようなものがある。

すなわち、第４図において、入力端子（１）より例えば
量子化数が１６ビツトのディジタル信号が乗算器（２）
に供給され、ここで係数（例えばθ〜２．０の範囲で設
定可能）と乗算されて第５図に示すようなりリップ特性
を有するクリッパ（３）に供給されて信号処理され出力
端子（４）に新たなディジタル信号として取り出される
。

〔発明が解決しようとする問題点〕

ところが、第４図のような回路の場合、クリップ（３）
に乗算器（２）より第６図に曲線ａで示すような量子化
数１６ビツト内に入るような信号が供給されるときはそ
のまま通過させて問題ないが、第６図に破線すで示すよ
うな量子化数１６ビツトを越えるような大きなレベルの
信号が供給されると、この信号はクリッパ（３）でクリ
ップされて曲線Ｃで示すような信号となり、結果として
急激に歪が大きくなう些で聴感上ノイズが目立つように
なる等の欠点があった。

この発明は斯る点に鑑みてなされたもので、大きなレベ
ルの信号が入力されても聴感上ノイズが目立たないよう
にすることができるディジタル信号処理装置を提供する
ものである。

〔問題点を解決するための手段〕

この発明によるディジタル信号処理装置は、入力された
ディジタルデータにアドレスされてこのディジタルデー
タとは異なる新たなディジタルデータを出力するメモリ
　（１８）と、このメモリ　（１８）に入力されたディ
ジタルデータと第１の係数Ａを乗算する第１の乗算器（
１９）と、メモリ　（１８）より出力さ糺たディジタル
データと第２の係数Ｂを乗算する第２の乗算器（２０）
と、第１及び第２の乗算器（１９，２０）の各出力を加
算する加算器（２１）とを具備するように構成している
。

〔作用〕

メモリ　（１８）はアドレスに対応しであるデータを出
力するための所定のエフェクト特性を有し、入力された
ディジタルデータにアドレスされてそのエフェクト特性
に応じて新たなディジタルデータを出力する。エフェク
ト特性は第２図に示すような特性をしており、入力され
たディジタルデータに対して実質的にソフトリミッタが
かかり、歪が目立たなくなる。第１の乗算器（１９）で
メモリ（１８）に入力されたディジタルデータと第１の
係数Ａを乗算し、第２の乗算器（２０）でメモリ（１８
）より出力されたディジタルデータと第２の係数Ｂを乗
算する。そして、加算器（２１）で第１及び第２の乗算
器（１９，２０）の各出力を加算する。これにより第１
及び第２の係数に応じてメモリ　（１８）に入力された
ディジタルデータとメモリ（１８）より出力ささたディ
ジタルデータの中間の特性を有するデータを任意に得る
ことができ、この中間の特性も第３図に曲線Ｃに示すよ
うな特性をしており、入力されたディジタルデータが歪
んで出力されるようなことはない。

〔実施例〕

以下、この発明の一実施例を第１図〜第３図に基づいて
詳しく説明する。

第１図は本実施例の回路構成を示すもので、同図におい
て、（１０）は入力ディジタル信号が印加される入力端
子、（１１）は減衰器としての乗算器であって、この乗
算器（１１）により入力レベルがコントロールされる。

　　（１２）はバランサとしての乗算器であって、本回
路がステレオ信号の受信に供される場合この乗算器（１
２）で左右のチャンネル信号のバランスがコントロール
される。　　（１３）はデ・エンファシス回路、（１４
）　、　　（１５）はデ・エンファシスオン・オフ用の
乗算器、（１６）は乗算器（１４）　、　　（１５）の
各出力を加算する加算器である。

例えば乗算器（１４）の係数が１．０、乗算器（１５）
の係数が０．０のときデ・エンファシス回路（１３）の
出力が乗算器（１４）を介して加算器（１６）の一方の
入力側に供給され、加算器（１６）の他方の出力側には
乗算器（１５）の零の出力が供給され、結果として加算
器（１６）の出力側にはデ・エンファシスのかかった信
号が得られる。一方、乗算器（１４）の係数が０．０、
乗算器（１５）の係数が１．０のとき乗算器（１４）の
零の出力が加算器（１６）の一方の入力側に供給され、
加算器（１６）の他方の出力側には乗算器（１２）の出
力が乗算器（１５）を介して供給され、結果として加算
器（１６）の出力側には何もデ・エンファシスのかかっ
ていない信号がそのまま出力される。つまり、乗算器（
１４）　。

（１５）はデ・エンファシスのオン・オフ用として働い
てることになる。

加算器（１６）からのディジタル信号はラッチ回路（１
７）でパラレルにラッチされる。ランチ回路（１７）の
出力信号はメモリ例えばＲＯＭ（１８）にアドレス信号
として供給されると共に乗算器（１９）に供給される。

ＲＯＭ（１Ｂ）は第２図に示すようなエフェクト特性を
有し、入力されたデータをアドレスとしてこの特性に従
って新しいデータを出力する。

ＲＯＭ（１Ｂ）から出力されたデータは乗算器（２０）
に供給され、ここで所定の係数を乗算されて加算器（２
１）の一方の入力側に供給される。また、加算器（２１
）の地方の入力側にはラッチ回路（１７）の出力信号に
乗算器（１９）において所定の係数が乗算されて供給さ
れる。加算器（２１）は供給された両信号を加算し、出
力端子（２２）に出力する。

ここで注目されるべきは、乗算器（１９）及び（２０）
の係数の設定の仕方によって出力端子（２２）に、ＲＯ
Ｍ（１８）に入力されるディジタルデータとＲＯＭ（１
８）より出力されるディジタルデータの中間の特性をも
った任意のディジタルデータを取り出し得ると云うこと
である。すなわち、乗算器（１９）の係数をＡ、乗算器
（２０）の係数をＢとし、いま、Ａ−１，０、８＝０．
０とすると、ラッチ回路（１７）から乗算器（１９）に
供給された信号はここで係数１．０を乗算されて、つま
りそのまま通って加算器（２１）の他方の入力側に供給
される。

一方ラッチ回路（１７）からＲＯＭ（１Ｂ）に供給され
た信号は乗算器（２０）で係数０．０を乗算されるので
零となり、加算器（２１）の一方の入力側には実質的に
何も供給されない。従って出力端子（２２）の出力側に
はラッチ回路（１７）の出力信号がそのまま出力される
。このときのラッチ回路（１７）への入力データと出力
端子（２２）からの出力データの関係は第３図の直線ａ
で表わされる。

次に、Ａ−０，０、８＝１．０とすると、ラッチ回路（
１７）からＲＯＭ（１Ｂ）に供給された信号はここで供
給された信号をアドレスとして第２図のエフェクト特性
に従って読み出され、更に乗算器（２０）で係数１．０
を乗算されて、つまりそのまま通って加算器（２１）の
一方の入力側に供給される。

一方ラッチ回路（１７）から乗算器（１９）に供給され
た信号はここで係数０．０を乗算されるので零となり、
加算器（２１）の他方の入力側には実質的に何も供給さ
れない。従って出力端子（２２）の出力側にはＲＯＭ（
１８）のエフェクト特性に従って変換された信号がその
まま出力される。このときのラッチ回路（１７）への入
力データと出力端子（２２）からの出力データの関係は
第３図の曲線すで表わされる。つまり、この曲線すは第
２図のエフェクト特性と全く相似である。

次に、Ａ＝０．５．Ｂ＝０．５とすると、ランチ回路（
１７）からＲＯＭ（１８）に供給された信号はここで供
給された信号をアドレスとして第２図のエフェクト特性
に従って読み出され、更に乗算器（２０）で係数０．５
を乗算されて、つまり半減されて加算器（２１）の一方
の入力側に供給される。また、ランチ回路（１７）から
乗算器（１９）に供給された信号もここで係数０．５を
乗算されて半減され、加算器（２１）の他方の入力側に
供給される。加算器（２１）では供給された再入力を加
算し、出力端子（２２）に出力する。このときのラッチ
回路（１７）への入力データと出力端子（２２）からの
出力データの関係は第３図の曲線Ｃで表わされる。つま
り曲線Ｃは直線ａと曲線すの中間の特性である。換言す
れば曲線Ｃによる出力データはＲＯＭ（１８）に入力さ
れたディジタルデータ（直線ａ）とＲＯＭ（１８）より
出力されたデータ（曲線ｂ）の中間の特性を有するデー
タであると言える。

勿論この中間の特性は係数Ａ、Ｂを適宜設定することに
より任意の曲線を取り得るものである。

なお、上述の実施例において、ＲＯＭ（１８）に入力さ
れるデータと出力されるデータは同じ１６ビ７トの場合
であるが、必ずしもこれに限定されず互いに異なるビッ
ト数でもよい。また、その特性も第２図に示すような特
性に限定されず、所定のエフェクト特性を有するもので
あればその他の特性でもよく、例えば逆特性のものも可
能である。

またメモリもＲＯＭに限定されず、ＲＡＭでもよい。

〔発明の効果〕

上述の如くこの発明によれば、所定のエフェクト特性を
有するメモリを設け、このメモリに入力されたディジタ
ルデータをアドレスとして所定のエフェクト特性に従っ
て新たなディジタルデータを読み出すようにしたので、
入力信号のレベルが大きくなっても歪が低減され、聴感
上ノイズが目立つことはない、また、メモリに入力され
たディジタルデータと第１の係数を乗算すると共にメモ
リより出力されたディジタルデータと第２の係数を乗算
してその両乗算出力を加算するようにしたので、第１及
び第２の係数に応じてディジタルデータとメモリより出
力されたディジタルデータの中間の特性を任意に得るこ
とができ、もって１つのデータセントを使用して多くの
中間的な特性のデータを得ることができそれだけ変化に
冨んだエフェクトを出すことができる。

【図面の簡単な説明】

第１図はこの発明の一実施例を示す回路構成図、第２図
及び第３図は第１図の動作説明に供するための特性図、
第４図は従来例を示す回路構成図、第５図及び第６図は
第４図の動作説明に供するための図である。（１７）はランチ回路、（１８）はＲＯＭ、（１９）。（２０）は乗算器、（２１）は加算器である。

Claims

【特許請求の範囲】入力されたディジタルデータにアドレスされて該ディジ
タルデータとは異なる新たなディジタルデータを出力す
るメモリと、該メモリに入力されたディジタルデータと第１の係数を
乗算する第１の乗算器と、上記メモリより出力されたディジタルデータと第２の係
数を乗算する第２の乗算器と、上記第１及び第２の乗算器の各出力を加算する加算器とを具備してなるディジタル信号処理装置。