JPH04373208A - 波形等化回路 - Google Patents
波形等化回路Info
- Publication number
- JPH04373208A JPH04373208A JP17756491A JP17756491A JPH04373208A JP H04373208 A JPH04373208 A JP H04373208A JP 17756491 A JP17756491 A JP 17756491A JP 17756491 A JP17756491 A JP 17756491A JP H04373208 A JPH04373208 A JP H04373208A
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- Japan
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- Pending
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- Filters That Use Time-Delay Elements (AREA)
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
- Picture Signal Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】ＭＵＳＥデコーダ等の信号処理回
路における、映像信号の伝送路歪みを軽減するための適
応形ディジタルフィルタＡＤＦ による波形等化回路に
関する。
路における、映像信号の伝送路歪みを軽減するための適
応形ディジタルフィルタＡＤＦ による波形等化回路に
関する。
【０００２】
【従来技術】ＭＵＳＥデコーダ等における信号の伝送路
歪みを軽減する適応型ディジタルフィルタＡＤＦ は、
通常図３に示す１サンプル遅延用遅延器２ａ， ２ｂ，
─、同遅延器２ａ， ２ｂ，─入出力回路のメモリＲＡ
Ｍ 等によるπ型接続の係数の乗算器４ａ，４ｂ，４ｃ
， ─、同乗算器４ａ，４ｂ，４ｃ， ─出力の加算器
５等の回路構成からなり係数の乗算のために〔次数＋１
〕個のＲＡＭ を必要とする。従って、次数を大きくす
るとそれだけ大きなメモリを必要とし、また、加算器も
増加するので回路規模も大きくなる。
歪みを軽減する適応型ディジタルフィルタＡＤＦ は、
通常図３に示す１サンプル遅延用遅延器２ａ， ２ｂ，
─、同遅延器２ａ， ２ｂ，─入出力回路のメモリＲＡ
Ｍ 等によるπ型接続の係数の乗算器４ａ，４ｂ，４ｃ
， ─、同乗算器４ａ，４ｂ，４ｃ， ─出力の加算器
５等の回路構成からなり係数の乗算のために〔次数＋１
〕個のＲＡＭ を必要とする。従って、次数を大きくす
るとそれだけ大きなメモリを必要とし、また、加算器も
増加するので回路規模も大きくなる。
【０００３】
【発明が解決しようとする課題】本発明は上記従来例に
鑑みてなされたもので、係数乗算器のメモリＲＡＭ の
容量を節約し回路規模を大きくすることなく次数（遅延
器の数）の大きな適応形ディジタルフィルタＡＤＦ に
よる波形等化回路を提供する。
鑑みてなされたもので、係数乗算器のメモリＲＡＭ の
容量を節約し回路規模を大きくすることなく次数（遅延
器の数）の大きな適応形ディジタルフィルタＡＤＦ に
よる波形等化回路を提供する。
【０００４】
【課題を解決するための手段】本発明は、１サンプル遅
延用遅延器の所定段数直列接続と同所定段数（次数）の
入力タップを有するセレクタと同セレクタ出力の所定係
数の乗算器と同乗算器出力の加算器とから係数適応形デ
ィジタルフィルタＡＤＦ を構成し、セレクタの選択出
力および乗算器の係数設定を伝送パルス応答用基準ビッ
ツＶＩＴ （ｖｅｒｔｉｃａｌ ｉｎｔｅｒｖａｌ ｔ
ｅｓｔ ｓｉｇｎａｌ ）信号を基に生成する演算回路
出力のセレクト信号および係数制御データにより制御す
ることを特徴とする。
延用遅延器の所定段数直列接続と同所定段数（次数）の
入力タップを有するセレクタと同セレクタ出力の所定係
数の乗算器と同乗算器出力の加算器とから係数適応形デ
ィジタルフィルタＡＤＦ を構成し、セレクタの選択出
力および乗算器の係数設定を伝送パルス応答用基準ビッ
ツＶＩＴ （ｖｅｒｔｉｃａｌ ｉｎｔｅｒｖａｌ ｔ
ｅｓｔ ｓｉｇｎａｌ ）信号を基に生成する演算回路
出力のセレクト信号および係数制御データにより制御す
ることを特徴とする。
【０００５】
【作用】図１に示す入力ディジタルデータ８と１サンプ
ル遅延用遅延器２ａ，２ｂ， ２ｃ， ２ｄ， ２ｅ，
２ｆ， ２ｇ直列接続の出力データ１１との加算器１
、セレクト信号１２により入力データの選択出力をする
セレクタ３、メモリ等による係数可変の乗算器４ａ，
４ｂ，４ｃ， ４ｄ， ４ｅ、出力用加算器５、演算回
路６、信号の伝送路歪み補正用基準ビッツＶＩＴ デー
タ発生器７の回路構成からなり、同ビッツデータ発生器
７出力のビッツデータ１０を基に生成する演算回路６出
力のセレクト信号１２および係数制御データ１３により
セレクタ３および乗算器４ａ， ４ｂ， ４ｃ， ４ｄ
， ４ｅの係数をコントロールし伝送路歪みを軽減した
等化信号１５を加算器５より出力する。
ル遅延用遅延器２ａ，２ｂ， ２ｃ， ２ｄ， ２ｅ，
２ｆ， ２ｇ直列接続の出力データ１１との加算器１
、セレクト信号１２により入力データの選択出力をする
セレクタ３、メモリ等による係数可変の乗算器４ａ，
４ｂ，４ｃ， ４ｄ， ４ｅ、出力用加算器５、演算回
路６、信号の伝送路歪み補正用基準ビッツＶＩＴ デー
タ発生器７の回路構成からなり、同ビッツデータ発生器
７出力のビッツデータ１０を基に生成する演算回路６出
力のセレクト信号１２および係数制御データ１３により
セレクタ３および乗算器４ａ， ４ｂ， ４ｃ， ４ｄ
， ４ｅの係数をコントロールし伝送路歪みを軽減した
等化信号１５を加算器５より出力する。
【０００６】
【実施例】波形等化回路の次数（遅延器の段数）を大き
くすると係数の小さいものが乗算器のメモリＲＡＭ に
生ずるが、この係数は波形等化回路の性能に大きな影響
を与えないことに着目して、係数の小さいものは省略し
乗算器のメモリＲＡＭ を節約する。図２に１サンプル
遅延用遅延器２ａ， ２ｂ，─とセレクト信号１２制御
により入力データを選択出力するセレクタ３とメモリＲ
ＡＭ 等の係数の乗算器４ａ， ─と加算器５とからな
る係数適応形ディジタルフィルタＡＤＦ の基本ブロッ
ク図、図１に同適応形ディジタルフィルタを用いた波形
等化回路のブロック図を示す。 １はＭＵＳＥベースバンド信号等のアナログ／ディジタ
ル変換したデータ８と同データ８を入力とする１サンプ
ル遅延用遅延器２ａ， ２ｂ， ２ｃ， ２ｄ， ２ｅ
， ２ｆ， ２ｇの所定段数（実施例はタップ長、即ち
次数７）の直列接続した出力データ１１との加算器、３
は同遅延器２ａ， ２ｂ， ２ｃ， ２ｄ， ２ｅ，
２ｆ， ２ｇの入出力タップデータを入力してセレクト
信号１２により所定タップの入力データを選択出力する
セレクタ、４ａ， ４ｂ，４ｃ， ４ｄ， ４ｅは同セ
レクタ３出力それぞれのメモリＲＡＭ 等の係数制御デ
ータ１３適応による所定係数の乗算器（実施例は５系列
）、５は同所定係数に設定した乗算器４ａ， ４ｂ，
４ｃ， ４ｄ， ４ｅ出力データを加算して等化信号１
５を出力する加算器、６はセレクト信号１２および係数
制御データ１３を出力する演算回路、７は入力信号側の
前記加算器１出力データ９から伝送路歪み軽減のための
伝送パルス応答用基準ビッツＶＩＴ 信号を取り込み基
準ビッツデータ１０を出力するビッツデータ発生器であ
る。
くすると係数の小さいものが乗算器のメモリＲＡＭ に
生ずるが、この係数は波形等化回路の性能に大きな影響
を与えないことに着目して、係数の小さいものは省略し
乗算器のメモリＲＡＭ を節約する。図２に１サンプル
遅延用遅延器２ａ， ２ｂ，─とセレクト信号１２制御
により入力データを選択出力するセレクタ３とメモリＲ
ＡＭ 等の係数の乗算器４ａ， ─と加算器５とからな
る係数適応形ディジタルフィルタＡＤＦ の基本ブロッ
ク図、図１に同適応形ディジタルフィルタを用いた波形
等化回路のブロック図を示す。 １はＭＵＳＥベースバンド信号等のアナログ／ディジタ
ル変換したデータ８と同データ８を入力とする１サンプ
ル遅延用遅延器２ａ， ２ｂ， ２ｃ， ２ｄ， ２ｅ
， ２ｆ， ２ｇの所定段数（実施例はタップ長、即ち
次数７）の直列接続した出力データ１１との加算器、３
は同遅延器２ａ， ２ｂ， ２ｃ， ２ｄ， ２ｅ，
２ｆ， ２ｇの入出力タップデータを入力してセレクト
信号１２により所定タップの入力データを選択出力する
セレクタ、４ａ， ４ｂ，４ｃ， ４ｄ， ４ｅは同セ
レクタ３出力それぞれのメモリＲＡＭ 等の係数制御デ
ータ１３適応による所定係数の乗算器（実施例は５系列
）、５は同所定係数に設定した乗算器４ａ， ４ｂ，
４ｃ， ４ｄ， ４ｅ出力データを加算して等化信号１
５を出力する加算器、６はセレクト信号１２および係数
制御データ１３を出力する演算回路、７は入力信号側の
前記加算器１出力データ９から伝送路歪み軽減のための
伝送パルス応答用基準ビッツＶＩＴ 信号を取り込み基
準ビッツデータ１０を出力するビッツデータ発生器であ
る。
【０００７】入力ＭＵＳＥベースバンド信号等のアナロ
グ／ディジタル変換したデータ８に伝送路歪みが現れる
と、演算回路６はパルス応答用基準ビッツＶＩＴ 信号
を取り込んだビッツデータ発生器７出力の基準ビッツデ
ータ１０を基に、同基準ビッツデータ１０と加算器１出
力データ９との比較および遅延器２ａ， ２ｂ， ２ｃ
， ２ｄ， ２ｅ， ２ｆ， ２ｇの入出力データ１４
との比較により等化器の係数を計算し、同計算により生
成した演算回路６出力のセレクト信号１２により係数の
大きいものから順にセレクタ３出力を選択し、更に、係
数制御データ１３により乗算器４ａ， ４ｂ，４ｃ，
４ｄ， ４ｅそれぞれの係数を伝送路歪み補正の最適係
数に設定し、同乗算器４ａ， ４ｂ， ４ｃ， ４ｄ，
４ｅ出力の加算器５より伝送路歪みを軽減した等化信
号１５を出力する。尚、次数（遅延器の段数）および乗
算器数は伝送路歪みの状況および設計コストを考慮して
適宜設定する。
グ／ディジタル変換したデータ８に伝送路歪みが現れる
と、演算回路６はパルス応答用基準ビッツＶＩＴ 信号
を取り込んだビッツデータ発生器７出力の基準ビッツデ
ータ１０を基に、同基準ビッツデータ１０と加算器１出
力データ９との比較および遅延器２ａ， ２ｂ， ２ｃ
， ２ｄ， ２ｅ， ２ｆ， ２ｇの入出力データ１４
との比較により等化器の係数を計算し、同計算により生
成した演算回路６出力のセレクト信号１２により係数の
大きいものから順にセレクタ３出力を選択し、更に、係
数制御データ１３により乗算器４ａ， ４ｂ，４ｃ，
４ｄ， ４ｅそれぞれの係数を伝送路歪み補正の最適係
数に設定し、同乗算器４ａ， ４ｂ， ４ｃ， ４ｄ，
４ｅ出力の加算器５より伝送路歪みを軽減した等化信
号１５を出力する。尚、次数（遅延器の段数）および乗
算器数は伝送路歪みの状況および設計コストを考慮して
適宜設定する。
【０００８】
【発明の効果】以上のように本発明は、遅延器の所定段
数直列接続と同所定段数（次数）の入力タップを有する
セレクタと同セレクタ出力の所定係数の乗算器と同乗算
器出力の加算器とから適応形ディジタルフィルタＡＤＦ
を構成し、パルス応答用基準ビッツＶＩＴ 信号を基
に生成する演算回路出力のセレクト信号および係数制御
データにより前記セレクタの選択出力および乗算器の係
数設定をコントロールし、所期の目的である係数乗算器
のメモリＲＡＭ 容量を節約し回路規模を大きくするこ
となく次数の大きな（高性能の）適応形ディジタルフィ
ルタによる波形等化回路を提供することができる。
数直列接続と同所定段数（次数）の入力タップを有する
セレクタと同セレクタ出力の所定係数の乗算器と同乗算
器出力の加算器とから適応形ディジタルフィルタＡＤＦ
を構成し、パルス応答用基準ビッツＶＩＴ 信号を基
に生成する演算回路出力のセレクト信号および係数制御
データにより前記セレクタの選択出力および乗算器の係
数設定をコントロールし、所期の目的である係数乗算器
のメモリＲＡＭ 容量を節約し回路規模を大きくするこ
となく次数の大きな（高性能の）適応形ディジタルフィ
ルタによる波形等化回路を提供することができる。
【図１】適応形ディジタルフィルタによる伝送路歪み軽
減波形等化回路のブロック図である。
減波形等化回路のブロック図である。
【図２】図１の適応形ディジタルフィルタのブロック図
である。
である。
【図３】従来の適応形ディジタルフィルタのブロック図
である。
である。
１ 加算器
２ａ 遅延器
２ｂ 遅延器
２ｆ 遅延器
２ｇ 遅延器
３ セレクタ
４ａ 乗算器
４ｂ 乗算器
４ｅ 乗算器
５ 加算器
６ 演算回路
７ パルス応答用基準ビッツＶＩＴ 信号のビッツデ
ータ発生器 ８ 入力信号 １０ ビッツデータ １２ セレクト信号 １３ 係数制御データ １５ 等化出力信号
ータ発生器 ８ 入力信号 １０ ビッツデータ １２ セレクト信号 １３ 係数制御データ １５ 等化出力信号
Claims (1)
- 【請求項１】 ＭＵＳＥデコーダ等の信号処理回路に
おいて、ＭＵＳＥベースバンド信号のディジタルデータ
を第１の加算器の一方の入力に接続するとともに、同デ
ィジタルデータを入力とする１サンプル遅延用遅延器の
所定段数直列接続の出力を同第１の加算器の他方の入力
に接続し、所定段数直列に接続した前記１サンプル遅延
用遅延器それぞれの入力と出力とをセレクタに接続し、
同セレクタの所定出力それぞれを係数を設定する読み出
し専用メモリＲＡＭ 等の乗算器を介して出力用第２の
加算器に接続し、前記第１の加算器出力データから伝送
路歪み軽減のための伝送パルス応答用基準ビッツＶＩＴ
信号を取り込み発生する基準ビッツＶＩＴ データを
基に生成する演算回路出力のセレクト信号および係数制
御データにより前記セレクタ出力を選択するとともに前
記乗算器それぞれの係数を設定し、前記第２の加算器よ
り伝送路歪みの軽減した等化信号を出力してなる係数適
応形ディジタルフィルタＡＤＦ を特徴とする波形等化
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17756491A JPH04373208A (ja) | 1991-06-21 | 1991-06-21 | 波形等化回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17756491A JPH04373208A (ja) | 1991-06-21 | 1991-06-21 | 波形等化回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04373208A true JPH04373208A (ja) | 1992-12-25 |
Family
ID=16033170
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17756491A Pending JPH04373208A (ja) | 1991-06-21 | 1991-06-21 | 波形等化回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04373208A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2357914A (en) * | 1999-11-04 | 2001-07-04 | Nec Corp | FIR filter and ramp-up/-down control circuit using the same |
-
1991
- 1991-06-21 JP JP17756491A patent/JPH04373208A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2357914A (en) * | 1999-11-04 | 2001-07-04 | Nec Corp | FIR filter and ramp-up/-down control circuit using the same |
| GB2357914B (en) * | 1999-11-04 | 2002-02-06 | Nec Corp | FIR filter and ramp-up/-down control circuit using the same |
| US7099907B1 (en) | 1999-11-04 | 2006-08-29 | Nec Corp. | Fir filter and ramp-up/-down control circuit using the same |
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