JPS63220573A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS63220573A JPS63220573A JP62054617A JP5461787A JPS63220573A JP S63220573 A JPS63220573 A JP S63220573A JP 62054617 A JP62054617 A JP 62054617A JP 5461787 A JP5461787 A JP 5461787A JP S63220573 A JPS63220573 A JP S63220573A
- Authority
- JP
- Japan
- Prior art keywords
- integrated circuit
- circuit device
- semiconductor integrated
- oxide film
- effect transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/113—Isolations within a component, i.e. internal isolations
- H10D62/115—Dielectric isolations, e.g. air gaps
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路装置、特ＫＭＯＳ型集積回路装
置のソース・ドレイン間の分離に関する。
置のソース・ドレイン間の分離に関する。
第２図は従来の半導体集積回路装置の断面図を表わした
ものである。図において１はＰ型シリコン基板、３，３
ＩはＭＯＳ型電界効果トランジスタのソース・ドレイン
領域である。４はＬＯＧＯ８によるフィールド酸化膜、
５はゲート酸化膜、６は多結晶シリコンゲート、７はチ
ャンネル領域である。
ものである。図において１はＰ型シリコン基板、３，３
ＩはＭＯＳ型電界効果トランジスタのソース・ドレイン
領域である。４はＬＯＧＯ８によるフィールド酸化膜、
５はゲート酸化膜、６は多結晶シリコンゲート、７はチ
ャンネル領域である。
上述した従来の半導体集積回路装置の場合、ショートチ
ャンネル化した場合、いくつかの不具合が生じるという
問題がある。例えばショートチャンネル化した場合、ソ
ース・ド（７４７間は必然的に狭くなり耐圧が下がる。
ャンネル化した場合、いくつかの不具合が生じるという
問題がある。例えばショートチャンネル化した場合、ソ
ース・ド（７４７間は必然的に狭くなり耐圧が下がる。
そこで耐圧を下げないようにソース・ドレイン間の不純
物濃度を、上げると基板との容量が大きくなる。また、
ショートチャンネル化に伴なってソース・ドレイン領域
が浅くなるために拡散層抵抗が大きくなるといった欠点
がある。
物濃度を、上げると基板との容量が大きくなる。また、
ショートチャンネル化に伴なってソース・ドレイン領域
が浅くなるために拡散層抵抗が大きくなるといった欠点
がある。
本発明の半導体集積回路装置は、半導体基板上に形成さ
れたＭＯＳ型電界効果トランジスターにおいて前記Ｍ（
−）Ｓ ｍ電界効果トランジスターのチャンネル領域直
下に絶縁領域を設けたことを特徴とするものである。
れたＭＯＳ型電界効果トランジスターにおいて前記Ｍ（
−）Ｓ ｍ電界効果トランジスターのチャンネル領域直
下に絶縁領域を設けたことを特徴とするものである。
本発明を適用した半導体集積同装置の実施例をその工程
順に従って示す。
順に従って示す。
第３図に示すようにＰ型シリコン基板１０表面から内部
に向けて深さ４μｍの溝２を形成した後１０００℃の熱
酸化及びＣＶＤ法による５ｉｎ２の酸化膜によシ溝を埋
め平坦化した後シリコン基板表面が出るまでプラズマエ
ツチング方式か又はウェットエツチング方式でエツチン
グを行なう。
に向けて深さ４μｍの溝２を形成した後１０００℃の熱
酸化及びＣＶＤ法による５ｉｎ２の酸化膜によシ溝を埋
め平坦化した後シリコン基板表面が出るまでプラズマエ
ツチング方式か又はウェットエツチング方式でエツチン
グを行なう。
次に第４図に示すように半導体表面に均一に多結晶シリ
コンを３００Ｘ、成長させさらにレーザーアニール法に
より単結晶化を行なう。その後単結晶化されたシリコン
８の表面を２００Ａ熱酸化を行なう。
コンを３００Ｘ、成長させさらにレーザーアニール法に
より単結晶化を行なう。その後単結晶化されたシリコン
８の表面を２００Ａ熱酸化を行なう。
次に第５図に示すようにＬＯＣＯ８法により窒化膜をマ
スクとして素子間分離用のフィールド酸化膜４を形成す
る。その後ＭＯＳ型電界効果トランジスタのしきい値電
圧を考慮してＰ型の不純物（例えばＢ＋）のイオン注入
を行なう。
スクとして素子間分離用のフィールド酸化膜４を形成す
る。その後ＭＯＳ型電界効果トランジスタのしきい値電
圧を考慮してＰ型の不純物（例えばＢ＋）のイオン注入
を行なう。
次に第１図に示すように多結晶シリコンをｚｏｏｏ！成
長させパターニングを行ないゲート６を形成した後この
ゲート６及びフィールド酸化膜４をマスク処して全面に
Ｎ型不純物（例えばＡｓ）をイオン注入することにより
Ｖ領域３，３■が形成される。
長させパターニングを行ないゲート６を形成した後この
ゲート６及びフィールド酸化膜４をマスク処して全面に
Ｎ型不純物（例えばＡｓ）をイオン注入することにより
Ｖ領域３，３■が形成される。
〔実施例２〕
第６図から第９図は実施例２をその工程順に従って示し
たものである。
たものである。
第６図に示すようにＰ型シリコン基板９の表面に選択的
に５ｉｎ２の酸化膜１０を１０００１形成する。
に５ｉｎ２の酸化膜１０を１０００１形成する。
これは１０００℃の熱酸化によって行なう。次に第７図
に示すように半導体表面に均一に多結晶シリコンをａｏ
ｏｆ成長させ、さらにレーザーアニール法により単結晶
化を行なう。その後単結晶化されたシリコン１１の表面
を２００λ熱酸化膜１２を形成する。
に示すように半導体表面に均一に多結晶シリコンをａｏ
ｏｆ成長させ、さらにレーザーアニール法により単結晶
化を行なう。その後単結晶化されたシリコン１１の表面
を２００λ熱酸化膜１２を形成する。
次に８図に示す様にＬＯＣＯ８法により窒化膜ＳｉＮを
マスクとして素子間分離用のフィールド酸化膜１３を形
成する。その後ＭＯＳ型電界効果トランジスタのしきい
値電圧を考慮してＰ型の不純物（例えばＢ＋）のイオン
注入を行なう。
マスクとして素子間分離用のフィールド酸化膜１３を形
成する。その後ＭＯＳ型電界効果トランジスタのしきい
値電圧を考慮してＰ型の不純物（例えばＢ＋）のイオン
注入を行なう。
次に第９図に示すように多結晶シリコンを２００ＯＡ成
長させバターニングを行ないゲート１４を形成した後こ
のゲート１４及びフィールド酸化膜１３をマスクにして
全面にＮ型不純物（例えばＡｓ）をイオン注入すること
によりＶ領域１５，１５’が形成される。
長させバターニングを行ないゲート１４を形成した後こ
のゲート１４及びフィールド酸化膜１３をマスクにして
全面にＮ型不純物（例えばＡｓ）をイオン注入すること
によりＶ領域１５，１５’が形成される。
以上説明したように本発明はＭＯＳ型電界効果トランジ
スタのソース・ドレイン間の空え層の広がりをおさえる
為耐圧低下を防ぐことができるだけでなく、チャンネル
直下の絶縁膜はソース・ドレイン部を深くした際の側部
方向の浸透のストッパーとしての効果がある。
スタのソース・ドレイン間の空え層の広がりをおさえる
為耐圧低下を防ぐことができるだけでなく、チャンネル
直下の絶縁膜はソース・ドレイン部を深くした際の側部
方向の浸透のストッパーとしての効果がある。
第１図は本発明を実施した半導体集積回路装置の断面図
、第２図は従来の半導体集積回路装置の断面図、第３図
から第５図は本発明の第１の実施例を工程順に示したも
のである。第６図から第９図は本発明の第２の実施例を
工程順に示したものである。 １．９・・・・・・Ｐｆｉシリコン基板、２・・・・・
・ドレイン・ソース間の空乏層の広がりをおさえる為の
溝型絶縁領域、３．３’、 １５．１５’・・・・・・
−一領域、４，１３・・・・・・フィールド酸化膜、５
．１２・・・・・・ゲート酸化膜、６゜１４・・・・・
・多結晶シリコンゲート、７．１６・・・・・・チャン
ネル領域、８，１１・・・・・・単結晶化されたシリコ
ン領域、１０・・・・・・チャンネル領域直下の酸化膜
。 ６一
、第２図は従来の半導体集積回路装置の断面図、第３図
から第５図は本発明の第１の実施例を工程順に示したも
のである。第６図から第９図は本発明の第２の実施例を
工程順に示したものである。 １．９・・・・・・Ｐｆｉシリコン基板、２・・・・・
・ドレイン・ソース間の空乏層の広がりをおさえる為の
溝型絶縁領域、３．３’、 １５．１５’・・・・・・
−一領域、４，１３・・・・・・フィールド酸化膜、５
．１２・・・・・・ゲート酸化膜、６゜１４・・・・・
・多結晶シリコンゲート、７．１６・・・・・・チャン
ネル領域、８，１１・・・・・・単結晶化されたシリコ
ン領域、１０・・・・・・チャンネル領域直下の酸化膜
。 ６一
Claims (1)
- 半導体基板上に形成されたＭＯＳ型電界効果トランジス
タにおいて前記ＭＯＳ型電界効果トランジスターのチャ
ンネル領域直下に絶縁領域を設けたことを特徴とする半
導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62054617A JPS63220573A (ja) | 1987-03-09 | 1987-03-09 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62054617A JPS63220573A (ja) | 1987-03-09 | 1987-03-09 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63220573A true JPS63220573A (ja) | 1988-09-13 |
Family
ID=12975699
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62054617A Pending JPS63220573A (ja) | 1987-03-09 | 1987-03-09 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63220573A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55148464A (en) * | 1979-05-08 | 1980-11-19 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Mos semiconductor device and its manufacture |
| JPS59149059A (ja) * | 1983-02-16 | 1984-08-25 | Nec Corp | Ｍｉｓトランジスタ及びその製造方法 |
| JPS61290765A (ja) * | 1985-06-19 | 1986-12-20 | Hitachi Ltd | 半導体装置とその製造方法 |
-
1987
- 1987-03-09 JP JP62054617A patent/JPS63220573A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55148464A (en) * | 1979-05-08 | 1980-11-19 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Mos semiconductor device and its manufacture |
| JPS59149059A (ja) * | 1983-02-16 | 1984-08-25 | Nec Corp | Ｍｉｓトランジスタ及びその製造方法 |
| JPS61290765A (ja) * | 1985-06-19 | 1986-12-20 | Hitachi Ltd | 半導体装置とその製造方法 |
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