JPH01209502A

JPH01209502A - プログラマブルコントローラの増設バスチェック装置

Info

Publication number: JPH01209502A
Application number: JP63032609A
Authority: JP
Inventors: Kazuhiro Fujita; 和弘藤田; Yusho Sato; 佐藤　勇昇
Original assignee: Fuji Electric Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 1988-02-17
Filing date: 1988-02-17
Publication date: 1989-08-23

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］本発明はプログラマブルコントローラ（以下ＰＣと称す
）における増設パスチエツク装置に関する。

［従来の技術］通常、ＰＣではｐｃの入出力点数の増設のために、ＰＣ
の基本部を搭載したユニットの他に複数の増設ユニット
が増設ケーブルにて接続され、各増設ユニットと基本部
間のデータの授受が増設ケーブルも含めて構成される共
通バスにて行なわれる。

これら基本ユニットおよび複数の増設ユニットが増設ケ
ーブルにて接続されたＰＣシステムを第３図に示す。第
３図において、ｌは基本ユニットであり、装置全体の制
御、監視、ニーザブロタラムの処理、入出力データの収
集等を実行するＣＰＵ部２．ユーザプログラムを記憶す
るユーザプログラムメモリ３、ユーザプログラム処理に
必要なデータを記憶するデータメモリ４、および増設バ
スとＣＰＵ部との間に設けられ、増設ユニット９のバス
インターフェース７５１０を制御し、入出力データの授
受を行うバス制御部５、さらに増設ケーブル８の接続コ
ネクタ７とで構成される。増設ユニット９は、複数の入
出カモジュール１１と基本ユニット１のバス制御部５と
の間のデータ授受を制御するバスインターフェース部ｌ
Ｏおよび基本ユニット側の増設ケーブル８を接続する基
本側コネクタ１２、次段への増設ケーブルを接続する増
設コネクタ１３、基本側コネクタ１２と増設コネクタ１
３とバスインターフェース部１０の間のバス信号を接続
する増設ユニット内バスパターン１４とで構成されてい
る。

ところで、第３図に示すようなＰＣにおいては、増設バ
スを構成する、増設バス制御部５、接続コネクタ？、　
１２，１３．増設ケーブル８．パスインターフェース部
１０．増設ユニット内パスパターン１４等でバス信号の
短絡、開放障害が発生する。これらバスの異常を検出す
る方法として第４図に示すようなパリティチエツクを行
う構成が従来から知られている。

第４図において、基本ユニットｌから増設ユニット９に
データを出力する場合、出力データは、基本ユニット内
データバス１６からバス制御部５のデータバスドライバ
１８、基本ユニット内増設バスパターン２９、接続コネ
クタ７、増設ケーブル８、増設ユニット内の基本側コネ
クタ１２およびバスパターン３０を介してバスインター
フェース部ｌＯのデータバスレシーバ２５に伝達される
。この際、基本ユニット１からの送出データには、この
データに基づきパリティジェネレータ１７によって作成
されたパリティビット情報が付加され、出力データパリ
ティ信号線２２を介して、増設ユニット９のパリティチ
エッカ２６に伝達される。受信したデータと付加された
パリティビット情報により正しいパリティか否かを判断
し、これによりデータが正しく伝わったか否かが判定さ
れ、判定結果は出力データバリティ異常通知信号線２１
により基本ユニット１に通知される。増設ユニット９か
ら基本ユニット１にデータを人力する場合もほぼ同様に
して基本ユニット１で異常発生の有無を検出することが
できる。

［発明が解決しようとする課題］しかしながら、上述したようなパリティチエツク方式で
はパリティの性格上、バスの短絡、開放障害の発生パタ
ーンによっては異常を検出できないということがあった
。すなわち、仮りにバス信号線群のうちの複数本のバス
に異常が発生し、最終的に正しいパリティになった場合
、パリティでは誤りを検出できないという問題点があっ
た。

本発明は上述した問題点に鑑みてなされたものであり、
増設バスにおける異常を確実に検出することのできるＰ
Ｃの増設バスチェック装置を提供することを目的とする
。

［課題を解決するための手段］そのために本発明では基本ユニットと１つ以上の増設ユ
ニットが増設バス信号線群によって直列に接続されてな
るプログラマブルコントローラであって、基本ユニット
に設けられ、増設バス信号線群が接続されるコネクタと
、増設ユニットに設けられ、増設バス信号線群が接続さ
れる第１コネクタおよび第２コネクタと、第２コネクタ
における増設バス信号線群の、接続の有無に応じて信号
論理を変化させる次段有り信号発生手段と、増設バス信
号線群の一部をなすバス信号線を介して転送すべきデー
タをデータ設定手段のデータ設定に基づいて記憶する記
憶手段と、バス信号線上のデータを記憶する受信データ
記憶手段と、記憶手段のデータをバス信号線に転送し、
その後、バス信号線上のデータを受信データ記憶手段に
記憶させる書込み手段と、バス信号線上のデータを記憶
する読み戻し信号記憶手段と、受信データ記憶手段のデ
ータをバス信号線に転送し、その後、読み戻し信号記憶
手段に記憶させる読出し手段と、記憶手段のデータと読
み戻し信号記憶手段のデータとを比較し、当該比較が不
一致のとき所定の信号を出力する比較手段と、記憶手段
に記憶するデータを、バス信号線を含むバス信号線群に
転送するデータ群のうちの１つが他と異なるよう、比較
ごとに順次シフトさせて設定するデータ設定手段と、次
段有り信号発生手段が接続有りに応じた信号を発生する
とき、当該接続されている第２コネクタを設ける増設ユ
ニットでのデータの授受を禁止するデータ授受禁止手段
とを具えたことを特徴とするものである。

［作用］以上の構成によれば、増設バス信号線をチエツクするた
めのデータは、増設ユニットを接続した全ての増設バス
信号線を介して最終段の増設ユニットに転送され、再び
全ての増設バス信号線を介して逆転送される。この逆転
送されたデータと転送されたデータが比較され、不一致
の場合、所定の信号が送出される。

また、転送されるデータは増設バス信号線群のうちの１
つの増設バス信号線のデータが異なるように設定される
。

［実施例］以下、図面を参照して本発明の実施例を詳細に説明する
。

第１図は、本発明の一実施例を示すブロックであり、第
３図に示したＰＣシステムにおける基本ユニット１の増
設バス制御部５．増設ユニット９のバスインターフェー
ス部ｌＯおよびその間を接続するアドレスバス信号線群
の中の１木分について詳細に示したものであり、他のア
ドレス信号線の各々も第１図に示すような回路を具えて
いる。また、増設バスにおける他の各信号線、すなわち
コントロールバス、データバスの信号線も以下で詳述さ
れるアドレス信号線の場合とほぼ同様のバスチェック回
路を有している。

なお、上述したように、第１図に示す構成は第３図に示
したＰＣシステムの一部として構成可能なものであり、
従ってＣＰＵ２は以下第２図で述べられる本発明の実施
例に係る制御を実行する。

第１図のバス制御部５において、３６は制御信号発生回
路であり、本発明に係る増設バスチェック処理のための
チエツクモード信号３７．書込みストローブ信号４１．
リード信号４４を発生する。３９は記憶器であり、ＣＰ
Ｕ２とデータバス信号線３８で接続される。これにより
ＣＰＵ２はデータ設定に基づき増設バスチェック用のデ
ータ信号“Ｈ”またはＬ”を記憶器３９に書込む。３２
はセレクタであり、制御信号発生回路３６からのチエツ
クモード信号３７に応じて通常のデータ転送か増設パス
チエツク処理にかかるデータ転送かの切り替えを行う。

すなわち、ＣＰＵ側アドレス信号３１あるいは記憶器３
９の内容を切り替えて送出する。３３はアドレスドライ
バであり、セレクタ３２を介した信号をその電気エネル
ギーを高めて増設バスアドレス信号線３４に送出する。

４８は読み戻し信号記憶器であって、増設ユニット９の
バスインターフェース部ｌＯから読み戻した受信データ
を記憶する。４９は読み戻し信号記憶器の内容と記憶器
３９の内容とを比較する比較器であり、比較が不一致の
場合、不一致出力信号５０を“アクティブにする。

増設ユニット９のバスインターフェース部ｌＯにおいて
、４２は受信側制御回路であり、制御信号発生回路３６
からの各種制御信号に応じてバスインターフェース部１
０内のデータ転送制御を行う。４０は受信データ記憶器
であ、す、増設パスチエツク処理のとき、受信側制御回
路４２からの受信データ記憶パルスに基づいてアドレス
信号線３４のデータを記憶する。４５は受信データドラ
イバであり、受信側制御回路４２からのドライバゲート
イネーブル信号４６に基づき、受信データ記憶器の内容
をアドレス信号線３４へ送出する。

チエツクモード信号３７が“ノンアクティブのときは通
常のデータ転送を意味するものであるから、受信側制御
回路４２はチエツクモード信号３７のノンアクティブ状
態によって静止する。この結果、アドレス信号線３４上
のデータは第３図に示す内部バス６に転送され、通常の
処理がなされる。

なお、本発明にかかる増設バスのチエツクは、制御信号
発生回路３６から出力する各種制御信号線では行なわれ
ない。このためこの制御信号線の信頼性を増すため信号
線パターンを太くしたり、また相互の間隔を広く保つこ
とによって開放や短絡を防止している。

接続コネクタ７、基本側コネクタ１２および増設コネク
タ１３の詳細は第１図に示す如くであり、図から明らか
なように、増設ユニット９における基本側コネクタ１２
の２つの端子および増設コネクタ１３の１つの端子は論
理信号電圧０　［Ｖ］に接続し、また、増設コネクタ１
３の１つの端子はプルアップ抵抗５２を介して論理信号
電圧５［ｖ］および受信側制御回路４２に次段有り信号
線５１によって接続している。この構成によって、増設
コネクタ１３に増設ケーブル８が接続されると、すなわ
ち、当該増設コネクタ１３を有する増設ユニット９にさ
らに増設ユニット９が接続された場合、次段有り信号線
５１は“アクティブになり、次段有り信号のアクティブ
状態が受信側制御回路４２に人力する。このとき、チエ
ツクモード信号３７が“アクティブ°°であれば、当該
バスインターフェース部１０は増設バスの信号に対して
静止状態となる。

この結果、増設コネクタ１３に増設ケーブルが接続され
ない、従って、次段有り信号線５１が“ノンアクティブ
である増設ユニットが基本ユニット１から最も遠い最終
段の増設ユニットであることを示すことになり、以下で
示される増設バスチェックのための信号の授受は基本ユ
ニット！とこの最終段増設ユニットとの間で行なわれる
。これにより途中全ての増設ケーブル８（増設バス）の
チエツクを行うことが可能となる。

以上の構成に基づく増設パスチエツク処理の主要部につ
いて第２図のフローチャートを参照して説明する。

ステップ５２１で、制御信号発生回路３６のチエツクモ
ード信号３７を“アクティブにする。これにより増設パ
スチエツク処理が起動され、セレクタ３２および最終段
増設ユニット９の受信側制御回路４２がチエツク処理状
態に設定される。次に、ステップ５２２では予めシフト
設定されたデータに基き増設バスをチエツクするための
データ″Ｈ”または“Ｌ”を記憶器３９に書込むと同時
に増設バスアドレス信号線３４上に転送する。ステップ
Ｓ２３では、バスチェック信号発生回路３６から書込み
ストローブ信号４１を送出し、ステップＳ２４において
これを受けた受信側制御回路４２は受信データ記憶器４
０に対して受信データ記憶パルス４３を送出し、バス３
４上のデータを記憶させる。引き続き、ステップ５２５
でバスチェック制御発生回路３６からリード信号４４を
パルス出力し、ステップＳ２６でこのリード信号４４を
受けた受信側制御回路４２が受信データドライバ４５に
ドライバゲートイネーブル４６を送出して受信データ記
憶器４０に記憶されたデータを増設バスアドレス信号線
３４上に再び転送し、その後、増設バスアドレス信号線
３４上のデータを読み戻し信号記憶器４８に記憶する。

次にステップＳ２７で記憶器３９に記憶されているチエ
ツクデータと読み戻し信号記憶器４８に記憶されたデー
タとを比較器４９で比較し、不一致ならばステップ５２
８で不一致出力信号５０を“アクティブにし、一致信号
ならばそのままで本処理を終了する。

以上、１本のバス信号線について１回の書き込み、読み
戻し、比較のシーケンスについて記述したが、このシー
ケンスと同一タイミングで、他のアドレスバス信号線も
同様にバスチェック信号の授受、比較が実行され、る。

このシーケンスをアドレスバス信号線群の中の１本のみ
を記憶器３９に書込む際に、他の信号線の信号論理レベ
ルと異ならせたチエツクパターンで実行し、信号論理レ
ベルの異なるアドレスバス信号線を順番にシフトさせて
シーケンスを実行することで増設バス信号線の短絡、開
放障害を確実に検出することが可能となる。

［発明の効果］以上の説明から明らかなように、本発明によれば増設バ
ス信号線をチエツクするためのデータは、増設ユニット
を接続した全ての増設バス信号線を介して最終段の増設
ユニットに転送され、再び全ての増設バス信号線を介し
て逆転送される。

この逆転送されたデータと転送されたデータが比較され
、不一致の場合、所定の信号が送出される。

また、転送されるデータは増設バス信号線群のうちの１
つの増設バス信号線のデータが異゛なるように設定され
る。

この結果、増設バス信号線群の各々のバス信号線におけ
る短絡または開放を確実に検出することが可能となった
。

【図面の簡単な説明】

第１図は本発明の一実施例の構成を示すブロック図、第２図は実施例における増設バスチェック処理の主要部
を示すフローチャート、第３図は基本ユニットおよび増設ユニットで構成される
ＰＣシステムのブロック図、第４図は第３図に示した増設ケーブルにおけるパリティ
チエツクのための構成を示すブロック図である。１・・・基本ユニット、２−ＣＰ　Ｕ　。３・・・ユーザプログラムメモリ、４・・・データメモリ、５・・・バス制御部、６．１６・・・基本ユニット内部バス、７・・・接続コ
ネクタ、８・・・増設ケーブル、９・・・増設ユニット、ｌＯ・・・バスインターフェース部、１１・・・人出カモジュール、１２・・・基本側コネクタ、１３・・・増設コネクタ、１４−増！ユニット内バスパターン、１５・・・入出力バス、１７−・・パリティジェネレータ、１８・・・データバスドライバ、１９・・・入力データレシーバ、２０・・・入力データパリティチエッカ、２１・・・パ
リティ異常通知信号線、２２・・・出力データパリティ信号線、２４・・・入力
データバリティ信号線、２５・・・データバスレシーバ
、２６・・・パリティチエッカ、２７・・・入力データドライバ、２８・・・入力データパリティジェネレータ、２９・・
・基本ユニット内増設パスパターン、３０・・・バスパ
ターン、３１・・・ＣＰＵ側アドレス信号、３２・・・セレクタ、３３・・・アドレスドライバ、３４・・・増設バスアドレス信号線、３５・・・増設ユニット内アドレス信号、３６・・・制
御信号発生回路、３７・・・チエツクモード信号、３ａ・・・ＣＰＵ側データバス信号、３９・・・記憶器、４０・・・受信データ記憶器、４１・・・書込みストローブ、４２・・・受信側制御回路、４３・・・受信データ記憶パルス、４４・・・リード信号、４５・・・受信データドライバ、４６・・・ドライバゲートイネーブル、４７・・・受信
データ記憶信号線、４８・・・読み戻し信号記憶器、４９・・・比較器、５０・・・不一致出力信号、５１・・・次段有り信号、５２・・・プルアップ抵抗。

Claims

【特許請求の範囲】１）基本ユニットと１つ以上の増設ユニットが増設バス
信号線群によって直列に接続されてなるプログラマブル
コントローラであって、前記基本ユニットに設けられ、前記増設バス信号線群が
接続されるコネクタと、前記増設ユニットに設けられ、前記増設バス信号線群が
接続される第１コネクタおよび第２コネクタと、該第２コネクタにおける前記増設バス信号線群の接続の
有無に応じて信号論理を変化させる次段有り信号発生手
段と、前記増設バス信号線群の一部をなすバス信号線を介して
転送すべきデータを前記データ設定手段のデータ設定に
基づいて記憶する記憶手段と、前記バス信号線上のデー
タを記憶する受信データ記憶手段と、前記記憶手段のデータを前記バス信号線に転送し、その
後、前記バス信号線上のデータを前記受信データ記憶手
段に記憶させる書込み手段と、前記バス信号線上のデー
タを記憶する読み戻し信号記憶手段と、前記受信データ記憶手段のデータを前記バス信号線に転
送し、その後、前記読み戻し信号記憶手段に記憶させる
読出し手段と、前記記憶手段のデータと前記読み戻し信号記憶手段のデ
ータとを比較し、当該比較が不一致のとき所定の信号を
出力する比較手段と、前記記憶手段に記憶するデータを、前記バス信号線を含
むバス信号線群に転送するデータ群のうちの１つが他と
異なるよう、前記比較ごとに順次シフトさせて設定する
データ設定手段と、前記次段有り信号発生手段が接続有りに応じた信号を発
生するとき、当該接続されている第２コネクタを設ける
増設ユニットでの前記データの授受を禁止するデータ授
受禁止手段とを具えたことを特徴とするプログラマブルコントローラ
の増設バスチェック装置。