JPS63223783A - メモリカートリッジのアクセス制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は、文字コードに従って文字パターンデータを作
成するためのキャラクタジェネレータの制御回路に係り
、特にデータの読出し／書込み制御方法が異なる複数種
のメモリが用いられた複数のキャラクタジェネレータを
用いる場合の制御回路に関する。

〔従　来　技　術〕

従来、キャラクタジェネレータ（以下ＣＧで示す）は、
内部に文字コードに対応するアルファベット、平仮名、
漢字等の文字のパターンデータを記憶し指定される文字
コードに従って、文字パターンデータを出力するメモリ
である。第１４図は、上述のようなＣＧを複数接続した
システムの構成図である。これらの複数のＣＧＯ〜ＣＯ
ｎは例えば文字種が異なったり、または同じ文字種であ
っても文字サイズが異なっているＣＧである。これらの
ＣＧＯ〜ＣＧｎは、各々ＣＧゼインーフェイス（ＣＧＩ
Ｆ）１とアドレスバス２、データバス３を介”して接続
され、更に、セレクト！ｆｉ４８〜４ｎ、ＲＡＳ信号＆
ｉ５、ライト信号線６で接続されている。但し、セレク
トｖＡ４ａはＣＧＯとのみ接続され、セレクト線４ｂは
ＣＧｌとのみ接続され、同様にセレクト線４ｎはＣＧｎ
とのみ接続されている。そして、例えばＣＧＩ内の文字
パターンデータを読出す場合には、第１５図に示すよう
に、アドレスデータをＣＧＩへ出力すると共に、セレク
ト綿４ｂへセレクト信号をＬ信号として出力し、同時に
ＲＡＳ信号をＬ信号として（ダイナミックＲＡＭの場合
）ＣＧＩへ出力する。

また、このＣＧ１が例えばダイナミックＲＡＭであれば
、第１８図に示すようにＣＧＩ内は構成されており、上
述のように入力するアドレスデータＡＯ−Ａ１５はＤＲ
ＡＭｚ内の行、列方向ニ対応して設けられたメモリ素子
をアドレスするため、ディレィ回路３によりＲＡＳ信号
を遅延させ、遅延信号ａを用いてマルチプレクサ４で上
述のアドレスを上位（行）アドレス八８〜Ａ１５、下位
（列）アドレスＡＯ〜Ａ７に分割し、同時にＲＡＳ信号
を遅延させて作成したＣＡＳ信号をＤＲＡＭ２へ供給す
る。ＤＲＡＭＺ内では第２０図に示すように入力するＲ
ＡＳ信号に従ってアドレスＡ８〜Ａ１５を取り込み、Ｃ
ＡＳ信号に従って、アドレスＡＯ−Ａ７を取り込む。こ
の様にして上述のアドレス八８〜ＡＩ５、ＡＯ−Ａ７を
順次取り入れ、アドレスデータに対応するＣＧＩ内のパ
ターンデータを読出す。また、ゲート５は、セレクト信
号とライト信号が共に供給された時のみＤＲＡＭ２ヘラ
イト信号を供給しようとするものである。

また、第１６図は、例えばＣＧＩ内へパターンデータを
書込む場合のタイムチャートであり、アドレスデータを
ＣＧＩへ出力し、次いでライト信号をＬレベルとして出
力する。その後セレク’ｒＫＭ４ｂへセレクト信号をＬ
信号として出力し、同時にＲＡ　Ｓ信号をＬ信号として
ＣＧＩへ出力する。

この場合にも、第１８図に示すようにＣＧＩ内は構成さ
れており、上述のように入力するアドレスデータＡＯ−
Ａ１５はＤＲＡＭ２内の行、列方向に対応して設けられ
たメモリ素子をアドレスするため、ディレィ回路３によ
りＲＡＳ信号を遅延させ、遅延信号ａをマルチプレクサ
４へ出力することにより、マルチプレクサ４で上述のア
ドレスを上位（行）アドレスＡ８〜Ａ１５、下位（列）
アドレスＡＯ−Ａ７に分割し、同時にＲＡＳ信号を遅延
させて作成したＣＡＳ信号をＤＲＡＭ２へ供給する。

そして、第２１図に示すようにＲＡＳ、ＣＡＳ信号に従
って、アドレスＡＯ〜Ａ７、Ａ８〜Ａ１５を供給し、デ
ータを読出す。ＤＲＡＭ２では入力するＲＡＳ信号及び
ＣＡＳ信号に従って上述のアドレスＡ８〜Ａ１５、ＡＯ
−Ａ７を順次取り入れ、アドレスデータに対応するＤＲ
ＡＭＺ内へＣＧ　Ｉ　Ｆ　１から供給されるパターンデ
ータを♂込む。

また、このＣＧＩがダイナミックＲＡＭで構成されてい
れば内部のメモリ内容を保持するため、所定のタイミン
グで第１７図に示すようなリフレッシュが行われている
。即ち、アドレスデータをＣＧＯ”ＣＧｎへ出力すると
共に、ＲＡＳ信号を各ＣＧＯ〜ＣＧｎへ出力し、各ＣＧ
では例えば内部に電荷の形でデータを保持するメモリ素
子へ同じデータの再書込みを行いリフレッシュ処理を行
っている。この処理も、前述と同様ＲＡＳ、ＣＡＳ信号
に従って第２２図に示すように行われている。勿論この
間は新たなデータの書込み、読出しは行われないため、
ＣＧ　Ｉ　Ｆ　１と各ＣＧＯ〜ＣＧｎ間のデータはハイ
インピーダンスのままである。

一方、ＣＧＯ〜ＣＧｎの中でＲＯＭ構成のものが存在す
ると、その内部構成は、ＤＲＡＭと異なり、ＲＡＳＳＣ
ＡＳ信号を必要としないため、第１９図に示すように構
成される。即ち、ＣＧＴＦｌからのアドレスバス２、デ
ータバス３、セレクト線４ａ〜４ｎの中の１本はそのま
まＲＯＭ構成のＣＧＯ〜ＣＧｎへ接続される。この場合
、データの読出しは第２３図に示すように、アドレスＡ
Ｏ〜Ａ１５をアドレスバス２を介してＲＯＭへ供給し、
読出し信号を出力することによりデータバス３を介して
アドレスで指定されたデータが読出される。

以上のように、従来プリンタ等で使用されるＣＧには、
ＤＲＡＭ形式のＣＧやＲＯＭ形式のＣＧ（またはＳＲＡ
Ｍ　（スタティックラム）形式のＣＧ）等が存在し、各
々内部に上述のような回路を有して構成されている。

〔従来技術の問題点〕 上述のように従来のＣＧを構成するメモリには各種のも
のが存在し、特にＤＲＡＭ形弐のメモリを用いたＣＧで
は内部にディレィ回路３、マルチプレクサ（ＭＰＸ）４
、ゲート５等の回路を有している。そのため、ＣＧの小
型化が困難である。

また、ＣＧ内の上述のような回路をなくして、メモリ素
子のみでＣＧを構成する方法として、ＲＯＭ用信号、Ｄ
ＲＡＭ用信号を別々に各ＣＣに対して出力する方法があ
るが、その場合ＣＧ　Ｉ　Ｆ　１にはＤＲＡＭ用、ＲＯ
Ｍ用等のように各ＣＧの種類毎に専用の出力ピンが必要
となり、ピン数が増大してシステムの小型化はできない
。

〔発明の目的〕

本発明は上記従来の欠点に鑑み、アドレス入力が多重化
された（アドレス指定を行、列に分けて行なう）ＤＲＡ
Ｍと、アドレス入力が多重化されていないＲＯＭ、、、
ＳＲＡＭ等を共通のアドレスバスに、直接接続できるＣ
Ｇ制御装置を提供することを目的とする。

〔発明の要点〕

本発明は上記目的を達成するために、装置本体に対して
着脱自在な複数のキャラクタジェネレータと、該キャラ
クタジェネレータへ共通の情報を供給する入出力手段と
、該入出力手段へ前記情報を作成し出力する情報作成手
段とを有することを特徴とする。

〔発明の実施例〕

以下、本発明の実施例について図面を参照しながら詳述
する。

第１図は、本実施例のシステム構成図であり、ＣＧＩＦ
ＩＯにはデータ端子（ＤＡＴＡ）　、アドレスＡ端子（
ＡＤ−Ａ）、アドレスＢ端子（ＡＤ・Ｂ）、セレクト端
子（ＳＥＬ）　、ＲＡＳ端子（ＲＡＳ）　、ＣＡＳ端子
（ＣＡＳ）　、ライト端子（ＷＥ）が設けられている。

これらの各端子には、ＣＧＩＦＩＯに接続される図示し
ないプリンタ内で作成されるデータまたは制御信号が供
給され、ＡＤ−Ａには例えばＩ６ビツトのＡＯ〜ＡＩ５
の中の上位（行）Ａ８〜Ａ１５のアドレスデータが供給
され、ＡＤ−Ｂへは下位（列）ＡＯ〜Ａ７のアドレスデ
ータが供給される。またＤＡＴＡは後述するセレクト信
号で指定されるＣＧ内で上述のアドレスデータで指示さ
れる所定エリアへ書込まれるデータ又は所定エリアから
読出されるデータの入出力に用いられる。

また、セレクト信号は後述するＣＧＯ〜ＣＧｎまでの１
つのＣＧを選択する信号であり、対応するＳＥＬへ出力
される。更にＲＡＳＳＣＡＳへはＲＡＳ信号、ＣＡＳ信
号が供給され、ＣＧ内のメモリ構成がＤＲＡＭの場合の
み列アドレス、行アドレスを指示するものであり、従っ
て、ＲＯＭまたはＳＲＡＭの場合には使用されない。更
にＷＥへはライト信号が供給され、ＣＧへデータを書込
む時にのみ出力される。これらのデータまたは信号の作
成は従来例で示したマルチプレクサ、ディレィ回路等を
プリンタ内に内蔵して作成しても良いが、他の回路を用
いて作成することもできる。

上述のＣＧＩＦＩＯの端子からは各々対応するアドレス
バスｌｌａ、ｌｌｂ、データバス１２、セレクト線１３
　ａ　〜１３　ｎ　ＳＲＡ　Ｓ線１４、ＣＡＳ線１５、
ライト線１６ａ〜１６ｎがＣＧＯ〜ＣＧｎ間に配設され
ている。

ＣＧＯ−ＣＧｎはＣＧＩＦＩＯに対して（プリンタに対
して）着脱可能ないわゆるカートリンヂ型のＣＧであり
、ＤＲＡＭＳＳＲＡＭまたはＲＯＭで構成されている。

ここで説明の便宜上ＣＧＯがＤＲＡＭで構成され、ＣＧ
ＩがＳＲＡＭで構成され、ＣＧ２がＲＯＭで構成されて
いるとする。

ＣＧＯ−ＣＧｎは上述の内部構成に関係なく上述のバス
線等に対応して全て同じ端子を有しており、上述のデー
タバス１２はＤＡＴＡへ接続し、アドレスバスｌｌａは
ＡＤ−Ａへ接続し、アドレスバスｌｌｂはＡＤ−Ｂへ接
続し、セレクト１３ａ　〜１３ｎはＣＧ　Ｏ〜ＣＧ　ｎ
の各々対応する５ＩＥＬへ接続し、ＲＡＳ線１４はＲＡ
Ｓへ、ＣＡＳ線１５はＣＡＳへ各々接続し、ライト線１
６ａ〜１６ｎもＣＧＯ〜ＣＧｎの各々対応するＷＥへ接
続している。

次に、メモリ構成の異なるＣＧＯ〜ＣＧ２の内部構成を
ＣＧ　Ｏ−ＣＧ　ｎを代表して以下に説明する。

ＤＲＡＭであるＣＧＯは第２図に示すように、内部には
ＤＡＴＡ、ＡＤ−Ａ、ＲＡＳ、、ＣＡＳ。

Ｓ　Ｅ　Ｌ、ＷＥの各端子を有しており、ＡＤ−Ｂの端
子は有していない。しかし、ＲＡＳ、ＣＡＳの両端子が
あり、ＡＤ−ＡにはアドレスＡＯ−Ａ？、八８〜Ａ１５
が入力するように構成されている。

ＲＯＭであるＣＧ２は第３図に示すように内部には、Ｄ
ＡＴＡ、ＡＤ・Ａ、、ＡＤ　−Ｂ、ＳＥＬの各端子を有
しており、ＲＡＳ、ＣＡＳ、ＷＥの端子は有していない
。しかし、ＡＤ−Ａ、ＡＤ−３からアドレスデータＡＯ
−Ａ１５が入力し、セレクト信号が入力するため、デー
タの読出しが可能である。

ＳＩ？ＡＭであるＣＧ１は第４図に示すように内部には
ＤＡＴＡ、ＡＤ　−Ａ、ＡＤ　−Ｂ、ＳＥＬ。

ＣＡＳＳＷＥの各端子が接続され、ＲＡＳの端子は有し
ていない。しかし、アドレスＡＯ〜Ａ１５をＣＡＳ信号
によって取入れできるのでデータの読出し、書込みは可
能である。

以下に、第５図〜第１３図を用いて、各ＣＧの動作説明
を行う。

まず、ＤＲＡＭを内蔵するＣＧＯについて説明する。こ
の場合、ＣＧＩＦＩＯからは第５図に示すタイムチャー
トに従っ“ζ各端子からデータ、及び信号が出力される
。すなわち、ＡＤ−ＡからはアドレスＡ８〜Ａ１５の出
力の後アドレスＡＯ〜Δ７が出力され、ＡＤ−Ｂからは
アドレス八８〜Ａ１５が出力さｈ、アドレス領域を指示
すると共にセレクト信号１３ａがロー信号として出力さ
れ、ＣＧＯを選択する。またＲＡＳ信号、ＣＡＳ信号も
ロー信号として出力される。第６図は、上述のＣＧＩＦ
ＩＯからの出力によりＣＧＯの動作タイミングを示すタ
イムチャートである。上述のようにＣＧＯ内には第２図
で説明したようにＡＤ−Ｂの端子がないためＡＤ−Ａか
ら入力するアドレスデータＡ８〜Ａ１５、ＡＯ〜Ａ７を
ＲＡＳイＳ号及びＣＡＳ信号により取込み、ＤＲＡＭ内
のアドレスを指示し、ＣＡＳ信号に同期してセレクト信
号１３ａに対応するＧ信号をＬレベルにすることにより
対応するアドレスのデータをデータバスへ読出す。

また、上述のリードの際に第５図のセレクト信号で選択
されるＣＣがＣＧＩで（ＳＲＡＭ）ある場合は第７図に
示すように、ＡＤ−Ａからのアドレス八８〜Ａ１５、Ａ
Ｏ−Ａ７、及びＡＤ−ＢからアドレスＡ８〜Ａ１５が供
給されるため、ＣＥ（チップイネーブル）へ入力するＣ
ＡＳ信号のタイミングでアドレスＡＯ〜Ａ７、Ａ８〜Ａ
１５で指定されるデータを読出す。

更に、上述のリードの際に第５図のセレクト信号で選択
されるＣＧがＣＧ２　（ＲＯＭ＞である場合は、第８図
に示すようにＡＤ−ＡからＡ８〜Ａ１５、ＡＯ〜Ａ７、
及びＡＤ・ＢからアドレスＡ８〜Ａ１５が供給され、Ｃ
Ｂへ入力するセレクト信号により指示されるデータを読
出す。

上述のようにＣＧＯ〜ＣＧ２のいずれのタイプのメモリ
のデータを読出す場合にも、ＣＧＩＦｌｏからは第５図
のタイミングでデータ及び信号を出力すれば良い。

一方、データを占込む場合にも、第９図に示すタイミン
グでＣＧＴＦＩＯより各データ及び信号を出力すれば、
セレクト信号で選択されるＣＧは各々内部の端子により
必要なデータ信号を取り込みデータの書込み処理を行う
。例えば、セレクト１３号によりＣＧＯ（ＤＲＡＭ）が
選択されれば、第１０図に示す様にＡＤ−Ａから入力す
るアドレスデータＡ８〜Ａ１５、ＡＯ−Ａ７をＲＡＳ、
ＣＡＳ信号により取込み、ＤＲＡＭ内のアドレスを指示
し、ライト信号とＣＡＳ信号に同期し゛ζデータを指定
アドレスに書込む。

また、セレクト信号によりＣＧＩ　　（ＳＲＡＭ）が選
択されれば、第１１図に示すように、ＣＥＦ、へ入力す
るＣＡＳ信号により取込まれるアドレスＡＯ〜Ａ７、Ａ
８〜Ａ１５に対応するアドレスへライト信号に同期して
データを書込む。

このようにデータの書込み時にもＣＧＩＦＩＯからは第
９図に示すタイミングでデータ及び信号を出力すれば、
選択されたＣＧは必要なデータを取り込み、同時に供給
されるデータを書込むことができる。

更に、ＤＲＡＭで構成されるＣＧＯはリフレッシュを必
要とするが、この場合には第１２図で示すタイミングで
データ及び信号を出力すれば、ＣＧＯでは第１３図のタ
イミングで処理を行い、例えばＲＡＳ信号により取込ま
れた行アドレスとしてアドレスＡＯ−Ａ７を用いてＣＧ
Ｏ内の記ｔα内容をリフレッシュすることができる。

上述のような動作はＣＧＯ〜ＣＧ２と同様にＤＲＡＭ等
の構成のＣＧ３〜ＣＧｎにおいても適用できる。

以上のように、ＣＧＩＦＩＯよりリード時、ライト時、
リフレッシュ時所定のタイミングで同一データ及び信号
を出力することにより、従来用いていた各ＣＧ内のマル
チプレクサ、ディレィ回路等のハード回路を用いなくて
もＣＧを構成し、データの読出し、書込み等を行なうこ
とができる。

特にＤＲＡＭ構成のＣＧについてはその効果は大きい。

尚、上記実施例においては、１つのＣＧカートリッジは
同一構成のメモリ素子により構成されているものとして
説明したが、１つのＣＧカートリッジが異種のメモリ素
子を用いて構成されている場合にも本発明のＣＧ制御装
置が利用出来ることは勿論である。

〔発明の効果〕

以上詳細に説明したように本発明によれば、メモリ素子
のみで、ＣＧを構成できるのでＣＧを小型化することが
できる。また、ＣＧをアクセスする際に、メモリ素子の
種類にかかわりなく同一タイミング制御でアクセスでき
るので、データの読出し、書込み等の処理を簡単に行う
ことができる。

【図面の簡単な説明】

第１図は本実施例のＣＧ制御装置の回路図、第２図はＤ
ＲＡＭ構成のＣＧの接続図、第３図はＲＯＭ１１！成の
ＣＧの接続図、第４図はＳＲＡＭ構成のＣＧの接続図、
第５図はリード時のＣＧＩＦのタイミングチャート、 第６図はリード時のＤＲＡＭＣＧのタイミングチャート
、 第７図はリード時のＳＲＡＭＣＣ；のタイミングチャー
ト、 第８図はリード時のＲＯＭのタイミングチャート、 第９図はライト時のＣＧＩＦのタイミングチャート、 第１Ｏ図はライト時のＤＲＡＭＣＧのタイミングチャー
ト、 第１１図はライト時のＳＲＡＭＣＧのタイミングチャー
ト、 第１２図はリフレッシュ時のＣＧＩＦのタイミングチャ
ート、 第１３図はリフレッシュ時のＤＲＡＭＣＧのタイミング
チャートである。 第１４図は従来のＣＧ制御装置の回路図、第１５図は従
来方式のリード時のＣＧＩＦのタイミングチャート、 第１６図は従来方式のライト時のＣＧＩＦのタイミング
チャート、 第１７図は従来方式のリフレッシュ時のＣＧＩＦのタイ
ミングチャート、 第１８図は従来方式のＤＲＡＭ構成のＣＧの接続図、 第１９図は従来方式のＲＯＭ構成のＣＧの接続図、 第２０図は従来方式のリード時のＤＲＡＭＣＧのタイミ
ングチャート、 第２１図は従来方式のライト時のＤＲＡＭＣＧのタイミ
ングチャート、 第２２図は従来方式のリフレッシュ時のＤＲＡＭＣＧの
タイミングチャート、 第２３図は従来方式のリード時のＲＯＭのタイミングチ
ャートである。 １０・・・ＣＧ　Ｉ　Ｆ。 １１ａ、１１６・・・アドレスバス線、１２・・・デー
タバス線、 １３ａ、１３ｂ・・・セレクト線、 １４・・・ＲＡＳ線、 １５・・・ＣＡＳ線、 １６ａ、１６ｂ＝ライト線。 ＤＲＡＭ　　ＣＧ掲成Ｍ ＲＯＭ　　ＣＧ褐島萄 Ｆ２０Ｍ 第３図 ＳＲＡＭ　　ＣＧ　横Ａ；回 ＲＡＭ 第４　図 ＣＧＩＦ　　タイミン７・’　　（ＣＧ　　ＲＥＡＤＩ
（文＝レク）４１！１３ａ紮え９ト） ＷＥ七 第５図 ＤＲＡＭ　　ＣＧ　　　タイミンク″　　（ＣＧ　ＲＥ
ＡＤ）第６図 ＳＲＡＭ　　ＣＧ　　タ４ミシク゛’　　（ＣＧ　ＲＥ
ＡＤＩ第７図 ＲＯＭＣＧ’タイミニ／７”　　　　（ＣＧ　　ＲＥＡ
ＤＩ第８図 ｃｃ＋Ｆ　　　デイミンＴ　　　（ＣＧ　ＷＲＩＴＥＩ
ＳＥＬＯ−、、ｎ 第９図 ＯＦ？ＡＭ　　ＣＧ　　タイミンク゛”　　　　　Ｉｃ
Ｇ　　ＷＲＩＴＥ）第１０図 ＳＲＡＭ　　ＣＧ　　ワイミンＴ　　（ＣＧ　ＷＲＩＴ
Ｅ）第１１図 ＣＧＩＦ９．（ミ＞Ｔ　　　　（ＣＧ　ＲＥＦＲＥＳＨ
）ＥＬＯ−ｎ ＡＳ Ｗξ０＃ｎ 第１２図 面 第１３図 ［４図 ＣＧＩＦ　　　タイミシク’　　　ｔｃＧ　　ＲＥＡＤ
Ｉ（水力）ＳＥＬ ←とレフト摩象４ｂ以ダト） 第１５図 ＣＧ　　　ＩＦ　　タイミシ？　　　　（ＣＧ　　ｗＲ
＋ＴＥ）第１６図 ＣＧＩＦ　　　タイミン７１１　（ＲＥＦＲＥＳＨ）Ｓ
ＥＬＯへｎ Ｅ 第１７図 ＤＲＡＭ　　ＣＧ　　ダイミシ７”　　　ｌＣＧ　　Ｒ
ＥＡＤ　１第２０区 第２１図 后　も園１万１室

Claims (1)

【特許請求の範囲】
1. 装置本体に対して着脱自在な複数のキャラクタジェネレ
   ータと、該キャラクタジェネレータへ共通の情報を供給
   する入出力手段と、該入出力手段へ前記情報を作成し出
   力する情報作成手段とを有することを特徴とするキャラ
   クタジェネレータの制御装置。