JPS63225845A - ダイレクトメモリアクセス競合制御方式 - Google Patents
ダイレクトメモリアクセス競合制御方式Info
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- JPS63225845A JPS63225845A JP62059465A JP5946587A JPS63225845A JP S63225845 A JPS63225845 A JP S63225845A JP 62059465 A JP62059465 A JP 62059465A JP 5946587 A JP5946587 A JP 5946587A JP S63225845 A JPS63225845 A JP S63225845A
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- Japan
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- data transfer
- line
- memory
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
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- Bus Control (AREA)
- Computer And Data Communications (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
回線制御システムにおいて、回線処理装置の回線制御処
理実行中に、該メモリ部と主制御部の主メモリ部間のデ
ータ転送が割り込むことを抑止して、回線処理の効率を
向上させるものである。
理実行中に、該メモリ部と主制御部の主メモリ部間のデ
ータ転送が割り込むことを抑止して、回線処理の効率を
向上させるものである。
本発明は回線制御システムに係わり、回線処理装置の送
受部とメモリ部間のデータ転送を、主制御装置の主メモ
リ部と回線処理部の上記メモリ部間のデータ転送に優先
させるダイレクトメモリアクセス（以下ＤＭＡと称す）
競合制御方式に関するもである。
受部とメモリ部間のデータ転送を、主制御装置の主メモ
リ部と回線処理部の上記メモリ部間のデータ転送に優先
させるダイレクトメモリアクセス（以下ＤＭＡと称す）
競合制御方式に関するもである。
複数の回線処理装置が共通バスに接続されて主制御装置
と結合され、バス制御装置の制御により共通バスを経由
して主制御装置の主メモリ部と指定された回線処理装置
のメモリ部間で直接データ転送が行われるが、該データ
転送は、回線処理装置内において行われている、回線と
データの送受を行う送受部と該装置内部のメモリ部間の
データ転送を中断して行われるため、回線データ処理時
間が長くなる。
と結合され、バス制御装置の制御により共通バスを経由
して主制御装置の主メモリ部と指定された回線処理装置
のメモリ部間で直接データ転送が行われるが、該データ
転送は、回線処理装置内において行われている、回線と
データの送受を行う送受部と該装置内部のメモリ部間の
データ転送を中断して行われるため、回線データ処理時
間が長くなる。
このため、回線処理装置内でのデータ転送等を含むマイ
クロプロセッサによる回線制御処理を、主制御装置と回
線処理装置間のデータ転送に優先させるＤＭＡ競合制御
方式の提供が要望される。
クロプロセッサによる回線制御処理を、主制御装置と回
線処理装置間のデータ転送に優先させるＤＭＡ競合制御
方式の提供が要望される。
第３図は従来例のＤＭＡ競合制御方式のブロック図であ
る。
る。
第３図において、送受部（以下ＴＲと称す）１４は回線
とデータの送受を始める際、ダイレクトメモリアクセス
制御部（以下ＤＭＡＣと称す）１１に起動信号ＳＲを送
り、ＴＲ１４とメモリ部（以下ＭＥと称す）１３間のデ
ータ転送を依頼する。 ＤＭＡＣＩＩは競合制御部（以
下ＭＡＣＣと称す）１０に転送要求信号ＲＱを送り、バ
ス制御装置２との競合（後述）がない場合は、確認信号
ＲＡの返送を受けてＴＲ１４とＭｇＩ２間のデータ転送
を制御する。マイクロプロセッサ（以下ＭＰＵと称す）
１２は回線処理装置１の全体の動作を制御している。
とデータの送受を始める際、ダイレクトメモリアクセス
制御部（以下ＤＭＡＣと称す）１１に起動信号ＳＲを送
り、ＴＲ１４とメモリ部（以下ＭＥと称す）１３間のデ
ータ転送を依頼する。 ＤＭＡＣＩＩは競合制御部（以
下ＭＡＣＣと称す）１０に転送要求信号ＲＱを送り、バ
ス制御装置２との競合（後述）がない場合は、確認信号
ＲＡの返送を受けてＴＲ１４とＭｇＩ２間のデータ転送
を制御する。マイクロプロセッサ（以下ＭＰＵと称す）
１２は回線処理装置１の全体の動作を制御している。
ＭＡＣＣＩＯの動作を説明する。
第３図において、ＤＭＡＣＩＩから転送要求信号ＲＱ（
論理値工）が入力の論理値を反転させるインバート入力
端子材ＡＮＤ素子（以下ＩＡＮＤと称す）１０５の入力
に加えられると、バス制御装置２のＤＭＡＣ２０からの
転送要求信号ＲＢがＩＡＮＤ１０５のインバート入力端
子に加えられていない場合は、Ｄタイプフリップフロッ
プ（以下ＦＦと称す）１０１のＤ端子が論理値１となり
、ＩＡＮＤ１０４からクロック（以下ＣＬと称す）がＦ
Ｆｌ０ＩのＣＬ端子に与えられと該Ｑ端子は論理値１と
なり、ＯＲ素子（以下ＯＲと称す）１０８とＡＮＤ素子
（以下ＡＮＤと称す）１０９を経てＦＦ１０２のＤ端子
を論理値１にする。
論理値工）が入力の論理値を反転させるインバート入力
端子材ＡＮＤ素子（以下ＩＡＮＤと称す）１０５の入力
に加えられると、バス制御装置２のＤＭＡＣ２０からの
転送要求信号ＲＢがＩＡＮＤ１０５のインバート入力端
子に加えられていない場合は、Ｄタイプフリップフロッ
プ（以下ＦＦと称す）１０１のＤ端子が論理値１となり
、ＩＡＮＤ１０４からクロック（以下ＣＬと称す）がＦ
Ｆｌ０ＩのＣＬ端子に与えられと該Ｑ端子は論理値１と
なり、ＯＲ素子（以下ＯＲと称す）１０８とＡＮＤ素子
（以下ＡＮＤと称す）１０９を経てＦＦ１０２のＤ端子
を論理値１にする。
次のＣＬがＦＦ １０２のＣＬ端子に与えられると該Ｑ
端子は論理値１となり、ＦＦｌ０ＩのＱ端子の論理値１
とのアンドによりＡＮＤ １０７の出力が論理値１とな
って、確認信号ＲＡがＤＭＡＣ１１に返送される。
端子は論理値１となり、ＦＦｌ０ＩのＱ端子の論理値１
とのアンドによりＡＮＤ １０７の出力が論理値１とな
って、確認信号ＲＡがＤＭＡＣ１１に返送される。
ＦＦ１０２のＱ端子が論理値ｌになると、ＦＦ１０３の
Ｄ端子も論理値１で、次のＣＬにより該Ｑ端子は論理値
１となり、０ＲＩＩＯを経てＩＡＮＤ１０４のインバー
ト入力端子を論理値１にするのでＦＦｌ００，１０１に
対するＣＬが停止され、他の転送要求信号の取り込みを
行わないようにされる。
Ｄ端子も論理値１で、次のＣＬにより該Ｑ端子は論理値
１となり、０ＲＩＩＯを経てＩＡＮＤ１０４のインバー
ト入力端子を論理値１にするのでＦＦｌ００，１０１に
対するＣＬが停止され、他の転送要求信号の取り込みを
行わないようにされる。
上記ＣＬの停止は、ＦＦ１０３のｄ端子（このときは論
理値Ｏ）がＡＮＤ １０９の他の入力端子に接続されて
いるため、続＜ＣＬでＦＦ１０２のＱ端子は論理値Ｏと
なり、次のＣＬでＦＦ１０３のＱ端子も論理値に変わり
ＩＡＮＤ１０４のインバート入力端子が論理値Ｏとなり
、解除される。
理値Ｏ）がＡＮＤ １０９の他の入力端子に接続されて
いるため、続＜ＣＬでＦＦ１０２のＱ端子は論理値Ｏと
なり、次のＣＬでＦＦ１０３のＱ端子も論理値に変わり
ＩＡＮＤ１０４のインバート入力端子が論理値Ｏとなり
、解除される。
主制御装置３の中央処理部（以下ＣＰＵと称す）３１が
バス制御装置２のＤＭＡＣ２０に指令して主メモリ部（
以下ＭＥＭと称す）３０と回線処理装置１のＭｇＩ２間
のデータ転送を共通バス４を介して行わせる場合は、転
送要求信号ＲＢ（論理値１）がＭＡＣＣＩＯのＦＦ１０
０のＤ端子とＩ ＡＮＤ １０５のインバート入力端子
に加えられるため、ＤＭＡＣ１１から転送要求信号ＲＱ
が同時にＩ ＡＮＤ １０５の入力に加えられても該出
力は論理値０で転送要求信号ＲＢが優先される。
バス制御装置２のＤＭＡＣ２０に指令して主メモリ部（
以下ＭＥＭと称す）３０と回線処理装置１のＭｇＩ２間
のデータ転送を共通バス４を介して行わせる場合は、転
送要求信号ＲＢ（論理値１）がＭＡＣＣＩＯのＦＦ１０
０のＤ端子とＩ ＡＮＤ １０５のインバート入力端子
に加えられるため、ＤＭＡＣ１１から転送要求信号ＲＱ
が同時にＩ ＡＮＤ １０５の入力に加えられても該出
力は論理値０で転送要求信号ＲＢが優先される。
即ち、ＦＦ１００のＣＬ端子に与えられたＣＬで該Ｑ端
子が論理値１となり、続＜ＣＬでＦＦＩＯ２とＦＦ１０
３は上記ＤＭＡＣＩＩから動作されたときと同様な動作
を行い、今度はＡＮＤ １０６の出力が論理値１となり
確認信号ＣＫがＤＭＡＣ２０に返送される。
子が論理値１となり、続＜ＣＬでＦＦＩＯ２とＦＦ１０
３は上記ＤＭＡＣＩＩから動作されたときと同様な動作
を行い、今度はＡＮＤ １０６の出力が論理値１となり
確認信号ＣＫがＤＭＡＣ２０に返送される。
確認信号ＣＫを受けたＤＭＡＣ２０は共通バス４を経由
してＭＥＭ３０とＭｇＩ２間のデータ転送を制御する。
してＭＥＭ３０とＭｇＩ２間のデータ転送を制御する。
第４図はＤＭＡサイクルスチルモードの説明図である。
上記従来の技術にあっては、・制御実行単位時間毎に各
装置の各種単位処理がなされる。例えば第４図に示す如
く、第１番目の制御実行単位時間ＴにＭＥＭ３０から１
バイトのデータがＭｇＩ２に転送され、続（２つの制御
実行単位時間はＣＰＵ３１の各命令処理に使用され、第
４番目の制御実行単位時間には再びデータ転送がなされ
る。このように各単位処理がサイクリックに行われる。
装置の各種単位処理がなされる。例えば第４図に示す如
く、第１番目の制御実行単位時間ＴにＭＥＭ３０から１
バイトのデータがＭｇＩ２に転送され、続（２つの制御
実行単位時間はＣＰＵ３１の各命令処理に使用され、第
４番目の制御実行単位時間には再びデータ転送がなされ
る。このように各単位処理がサイクリックに行われる。
一方ＴＲ１４とＭｇＩ２間のデータ転送は、どの制御実
行単位時間でも可能であるが、上記ＤＭＡサイクルスチ
ルモードにおけるＭＥＭ３０とＭｇＩ３間のデータ転送
が割り込んだ場合は中断されるので、回線処理能力が低
下し、例えば２／３にもなり、回線データ処理時間が長
くなる問題点がある。
行単位時間でも可能であるが、上記ＤＭＡサイクルスチ
ルモードにおけるＭＥＭ３０とＭｇＩ３間のデータ転送
が割り込んだ場合は中断されるので、回線処理能力が低
下し、例えば２／３にもなり、回線データ処理時間が長
くなる問題点がある。
第１図は本発明の原理ブロック図である。
図において、１は回線とデータの送受を行うＴＲ１４と
、該データ等を記録するＭｇＩ２と、共通バス４を介し
てＴＲ１４とＭｇＩ２間のデータ転送を行うＤＭＡＣＩ
Ｉと、データ転送に関する競合を制御する制御回路１５
０を有するＭＡＣＣ１５と、これ等を制御するＭＰＵ１
２からなる回線処理装置、３はシステム全体を制御する
ＣＰＵ３１とＭＥＭ３０とを備えた主制御装置、２は共
通バス４を経由する、ＭＥＭ３０とＭｇＩ２間のデータ
転送を制御するＤＭＡＣ２０を有するバス制御装置で、
上記各装置は回線制御システムを構築している。
、該データ等を記録するＭｇＩ２と、共通バス４を介し
てＴＲ１４とＭｇＩ２間のデータ転送を行うＤＭＡＣＩ
Ｉと、データ転送に関する競合を制御する制御回路１５
０を有するＭＡＣＣ１５と、これ等を制御するＭＰＵ１
２からなる回線処理装置、３はシステム全体を制御する
ＣＰＵ３１とＭＥＭ３０とを備えた主制御装置、２は共
通バス４を経由する、ＭＥＭ３０とＭｇＩ２間のデータ
転送を制御するＤＭＡＣ２０を有するバス制御装置で、
上記各装置は回線制御システムを構築している。
本発明に係わるものとして、１２０は、ＭＰＵ１２がＴ
Ｒ１４とＭｇＩ２間のデータ転送等を含む回線制御処理
を実行中、ＭＥＭ３０とＭｇＩ２間のデータ転送を抑止
する抑止要求を記録する記録手段、１５１は、記録手段
１２０の抑止要求によりＭＰＵ１２から送られる抑止信
号を受け、バス制御装置２からのデータ転送要求を阻止
する阻止手段である。
Ｒ１４とＭｇＩ２間のデータ転送等を含む回線制御処理
を実行中、ＭＥＭ３０とＭｇＩ２間のデータ転送を抑止
する抑止要求を記録する記録手段、１５１は、記録手段
１２０の抑止要求によりＭＰＵ１２から送られる抑止信
号を受け、バス制御装置２からのデータ転送要求を阻止
する阻止手段である。
ＴＲ１４は回線とデータの送受を行う際、ＤＭＡＣＩＩ
に起動信号ＳＲを送る。
に起動信号ＳＲを送る。
ＤＭＡＣＩＩは制御回路１５０に転送要求信号ＲＱを送
り、確認信号ＲＡを受けてＭｇＩ２とＴＲ１４間のデー
タ転送を制御する。このとき装置全体を制御するＭＰＵ
１２は、抑止要求を識別し記録手段１２０に抑止符号を
セットし、抑止信号ＨＲを抑止手段１５１に送る。
り、確認信号ＲＡを受けてＭｇＩ２とＴＲ１４間のデー
タ転送を制御する。このとき装置全体を制御するＭＰＵ
１２は、抑止要求を識別し記録手段１２０に抑止符号を
セットし、抑止信号ＨＲを抑止手段１５１に送る。
バス制御装置２のＤＭＡＣ２０は主制御装置３のＣＰＵ
３１から指令され、ＭＥＭ３０とＭｇＩ３間のデータ転
送を共通バス４を経由して行うため、制御回路１５０に
対し転送要求信号ＲＢを送るが、上記抑止信号ＨＲによ
り抑止手段１５１が動作されているので、該転送要求信
号ＲＢは、ＭｇＩ２とＴＲ１４間のデータ転送が終了し
抑止手段１５１が復旧するまで待ち合わせとなる。
３１から指令され、ＭＥＭ３０とＭｇＩ３間のデータ転
送を共通バス４を経由して行うため、制御回路１５０に
対し転送要求信号ＲＢを送るが、上記抑止信号ＨＲによ
り抑止手段１５１が動作されているので、該転送要求信
号ＲＢは、ＭｇＩ２とＴＲ１４間のデータ転送が終了し
抑止手段１５１が復旧するまで待ち合わせとなる。
かくして、回線処理装置は他の装置により割り込まれる
ことなくＴＲＩＩとＭｇＩ２間のデータ転送がなされる
ので、回線データ処理時間を短くでき、効率をあげるこ
とができる。
ことなくＴＲＩＩとＭｇＩ２間のデータ転送がなされる
ので、回線データ処理時間を短くでき、効率をあげるこ
とができる。
以下図示実施例により本発明を具体的に説明する。
第２図は本発明の１実施例のＤＭＡ競合制御方式のブロ
ック図である。全図を通じ同一符号は同一対象物を示す
。
ック図である。全図を通じ同一符号は同一対象物を示す
。
第２図において、レジスタ１２１は第１図の記録手段１
２０に対応し、ＦＦ１００〜１０３、■ＡＮＤ１０４，
１０５．０Ｒ１０８，１１０、ＡＮＤ１０６．１０７．
１０９は第１図の制御回路１５０に対応し、ＩＡＮＤ１
５２は第１図の阻止手段１５１に対応している。
２０に対応し、ＦＦ１００〜１０３、■ＡＮＤ１０４，
１０５．０Ｒ１０８，１１０、ＡＮＤ１０６．１０７．
１０９は第１図の制御回路１５０に対応し、ＩＡＮＤ１
５２は第１図の阻止手段１５１に対応している。
ＤＭＡＣＩＩから転送要求信号ＲＱが送られ、確認信号
ＲＡが返送されることにより、ＤＭＡＣ１１がＭｇＩ２
とＴＲ１４間のデータ転送を制御するのは従来例と同じ
であるが、ＴＲ１４が回線とデータの送受を行うこと（
抑止要求）を識別したＭＰＵ１２は、レジスタ１２１の
抑止符号Ｈをセット（論理値１）Ｌ、抑止信号ＨＲ（論
理値１）をＭＡＣＣ１５のＩＡＮＤ１５２のインバート
入力端子に送る。
ＲＡが返送されることにより、ＤＭＡＣ１１がＭｇＩ２
とＴＲ１４間のデータ転送を制御するのは従来例と同じ
であるが、ＴＲ１４が回線とデータの送受を行うこと（
抑止要求）を識別したＭＰＵ１２は、レジスタ１２１の
抑止符号Ｈをセット（論理値１）Ｌ、抑止信号ＨＲ（論
理値１）をＭＡＣＣ１５のＩＡＮＤ１５２のインバート
入力端子に送る。
これにより、ＤＭＡＣ２０からの転送要求信号ＲＢは阻
止され、ＤＭＡＣＩＩの転送要求信号ＲＱにより、従来
例と同じ動作がなされて確認信号ＲＡが返送される。
止され、ＤＭＡＣＩＩの転送要求信号ＲＱにより、従来
例と同じ動作がなされて確認信号ＲＡが返送される。
ＤＭＡＣＩＩの制御が終了し、ＭＰＵ１２がレジスタ１
２１の抑止符号Ｈをリセットして抑止信号ＨＲを停止（
論理値Ｏ）すると、待ち合わせ中の転送要求信号ＲＢは
ＩＡＮＤ１５２の出力を論理値１にする。このため、Ｍ
Ａ（、Ｃ１５は従来例と同様の動作で確認信号ＣＫを返
送し、ＤＭＡＣ２０はＭＥＭ３０とＭＥ１３間のデータ
転送の制御を行う。
２１の抑止符号Ｈをリセットして抑止信号ＨＲを停止（
論理値Ｏ）すると、待ち合わせ中の転送要求信号ＲＢは
ＩＡＮＤ１５２の出力を論理値１にする。このため、Ｍ
Ａ（、Ｃ１５は従来例と同様の動作で確認信号ＣＫを返
送し、ＤＭＡＣ２０はＭＥＭ３０とＭＥ１３間のデータ
転送の制御を行う。
以上詳細に説明した如く本発明にあっては、ＭＡＣＣ１
５による抑止動作で、ＴＲ１４とＭＨＩ３間のデータ転
送中に生じた、他装置からの割込を阻止するので、回線
データ処理時間が短くなり効率が向上する。
５による抑止動作で、ＴＲ１４とＭＨＩ３間のデータ転
送中に生じた、他装置からの割込を阻止するので、回線
データ処理時間が短くなり効率が向上する。
第１図は本発明の原理ブロック図、
第２図は本発明の１実施例のＤＭＡ競合制御方式のブロ
ック図、 第３図は従来例のＤＭＡ競合制御方式のブロック図、 第４図はＤＭＡサイクルスチールモードの説明図である
。 図において、 １は回線処理装置、 ２はバス制御装置、 ３は主制御装置、 １１．２０はダイレクトメモリアクセス制御部、１２は
マイクロプロセッサ、 １３はメモリ部、 １４は送受部、 １５は競合制御部、 １２０は記録手段、 １５０は制御回路、 １５１は阻止手段 ３０は主メモリ部、 ３１は中央処理部、 ＳＲは起動信号、 ＲＱ、ＲＢは転送要求信号、 ＲＡ、ＣＫは確認信号、 ＨＲは抑止信号を示す。 ）、 茅 １ 圓 ＤＭＡ＋ｒイクルス子−化モード′の毅、明■茅 ｌＩ
−図
ック図、 第３図は従来例のＤＭＡ競合制御方式のブロック図、 第４図はＤＭＡサイクルスチールモードの説明図である
。 図において、 １は回線処理装置、 ２はバス制御装置、 ３は主制御装置、 １１．２０はダイレクトメモリアクセス制御部、１２は
マイクロプロセッサ、 １３はメモリ部、 １４は送受部、 １５は競合制御部、 １２０は記録手段、 １５０は制御回路、 １５１は阻止手段 ３０は主メモリ部、 ３１は中央処理部、 ＳＲは起動信号、 ＲＱ、ＲＢは転送要求信号、 ＲＡ、ＣＫは確認信号、 ＨＲは抑止信号を示す。 ）、 茅 １ 圓 ＤＭＡ＋ｒイクルス子−化モード′の毅、明■茅 ｌＩ
−図
Claims (1)
- 【特許請求の範囲】 回線とデータの送受を行う送受部（１４）と、メモリ部
（１３）と、前記送受部（１４）と前記メモリ部（１３
）間のデータ転送の制御を行うダイレクトメモリアクセ
ス制御部（１１）と、これ等を制御するマイクロプロセ
ッサ（１２）とからなる回線処理装置（１）と、複数の
回線処理装置を制御する中央処理部（３１）と主メモリ
部（３０）とを備えた主制御装置（３）と、共通バス（
４）を経由する、前記主メモリ部（３０）と前記メモリ
部（１３）間のデータ転送を制御するバス制御装置（２
）とを具備した回線制御システムにおいて、 前記送受部（１４）とメモリ部（１３）間のデータ転送
等を含む回線制御処理を前記マイクロプロセッサ（１２
）が実行中であることを示す信号を出力する手段と、 前記バス制御装置（２）による前記主メモリ（３０）と
メモリ部（１３）間のデータ転送要求を阻止する手段と
を備えたことを特徴とするダイレクトメモリアクセス競
合制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62059465A JPS63225845A (ja) | 1987-03-13 | 1987-03-13 | ダイレクトメモリアクセス競合制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62059465A JPS63225845A (ja) | 1987-03-13 | 1987-03-13 | ダイレクトメモリアクセス競合制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63225845A true JPS63225845A (ja) | 1988-09-20 |
Family
ID=13114089
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62059465A Pending JPS63225845A (ja) | 1987-03-13 | 1987-03-13 | ダイレクトメモリアクセス競合制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63225845A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60223353A (ja) * | 1984-04-20 | 1985-11-07 | Fujitsu Ltd | デ−タ転送方式 |
-
1987
- 1987-03-13 JP JP62059465A patent/JPS63225845A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60223353A (ja) * | 1984-04-20 | 1985-11-07 | Fujitsu Ltd | デ−タ転送方式 |
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