JPS63226116A - Ｐｌｌ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、ＰＬＬ　（フェーズ・ロックド・ループ）
回路に関するもので、例えば、ディジタル電話交換装置
などに含まれるＰＬＬ回路に利用して有効な技術に関す
るものである。

〔従来の技術〕

ディジタル電話交換装置の加入者回路などにおいて、Ｐ
ＬＬ回路を内蔵するコーデック（ＣＯＤＥＣ：ニーダ／
デコーダ）が用いられる。

このようなコーデックに内蔵されるＰＬＬ回路は、例え
ば第４図に示されるように、外部から供給される入力基
準クロック信号φ１と内部基準クロック信号φ２の位相
を比較し、位相差信号ｕｐ又はｄ　ｏｗｎを選択的に形
成する位相比較回路ＰＦＣを含む。これらの位相差信号
ｕｐ及びｄｏｗｎは電圧制御型発振回路ＶＣＯに供給さ
れるとともに、ループフィルタＬＦによって積分され、
位相制御電圧Ｖｃが形成される。電圧制御型発振回路Ｖ
ＣＯは、上記位相差信号ｕｐ及びｄｏｗｎ及び位相制御
電圧Ｖｃに従ってその発振周波数が制御され、基本クロ
ック信号φ０を形成する。基本クロック信号φ０の中心
周波数は、例えば入力基準クロック信号φ１の周波数の
２ｎ倍とされる。

クロック分周回路ＣＦＤｌは、上記基本クロック信号φ
０を１／２ｎの分周比で分周し、上記内部基準クロック
信号φ２を形成する。また、クロック分周回路ＣＦＤ２
は、基本クロック信号φ０を１／２に分周し、上記入力
基準クロック信号φ１に位相同期されかつその中心周波
数が上記入力基準クロック信号φ１のｎ倍とされる内部
クロック信号φＣを形成する。

ＰＬＬ回路を内蔵するコーデックについては、例えば、
１９８１年６月３０日、■朝倉書店発行の「集積回路応
用ハンドブック」５９３頁〜６００頁に記載されている
。

〔発明が解決しようとする問題点〕

上記のようなＰＬＬ回路において、電圧制御型発振回路
ＶＣＯの発振周波数ｆは、第３図に示されるように、位
相制御電圧ＶＣに従って変化され、所定の周波数可変域
を持つ。この周波数可変域は、さらに製造プロセスや電
源変動及び温度変動などによって所定のバラツキを呈す
る。これらのバラツキは、例えばＰＬＬ回路を含む集積
回路が量産体制に入る前に、シミュレーション等によっ
て推測される。この結果、第３図のパワーワースト（Ｐ
ｏｗｅｒ−Ｗｏｒｓｔ）曲線ｐｗないしスピードワース
ト（Ｓ　ｐｅｅｄ　−Ｗｏｒｓｔ）曲線ｓｗを範囲とす
る変動域が予測され、この変動域内において所望とする
基準周波数ｆｏが得られるようにＰＬＬ回路の各回路素
子の定数が設定される。

ところが、これらのシミュレーション等では、例えば配
線や各回路素子に寄生する微小な容量や抵抗などを正確
に折り込むことができない。このため、集積回路が量産
体制に入った後、第３図の曲線Ａ又は曲線Ｂ、に示され
るような予想外のバラツキが発生することがある。この
場合、ＰＬＬ回路の周波数特性は基準周波数ｆｏと交点
を持たないため、ＰＬＬ回路は所望の基準周波数ｆｏに
位相収束することができず、不良品として処理される。

したがって、ＰＬＬ回路としての製品歩留りが低下する
。

この発明の目的は、電圧制御型発振回路の可変周波数域
を拡大し製品歩留りの向上を図ったＰＬＬ回路を提供す
ることにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述及び添付図面から明らかになるであろ
う。

〔問題点を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、クロック分周回路に複数段階の分周比を設け
、位相制御電圧が所定の上限電圧又は下限電圧に達した
ことを識別することによって、上記クロック分周回路の
分周比を切り換えるものである。

〔作　　用〕

上記手段によれば、ＰＬＬ回路は上記クロック分周回路
の複数段階の分周比に対応して複数の周波数可変域を持
つことができるため、ＰＬＬ回路の総合的な周波数可変
域が拡大され、製品歩留りを向上できる。

〔実施例〕

第１図には、この発明が適用されたＰＬＬ回路の一実施
例の回路ブロック図が示されている。特に制限されない
が、同図の各ブロックを構成する回路素子は、公知の半
導体集積回路の製造技術によって、単結晶シリコンのよ
うな１個の半導体基板上において形成される。同図に示
されるＭＯＳＦＥＴは、すべてＮチャンネル型である。

この実施例のＰＬＬ回路は、特に制限されないが、ディ
ジタル電話交換装置の加入者回路に設けられるコーデッ
クに含まれる。ＰＬＬ回路は、交換装置によって形成さ
れる入力基準クロック信号φ１を受け、そのｎ倍の周波
数とされる内部クロック信号φＣと、入力基準クロック
信号φ１と同じ中心周波数とされる内部基準クロック信
号φ２を形成する。このうち、内部クロック信号φＣは
、コーデック内のディジタル信号処理装置に送られ、デ
ィジタル信号処理装置の動作を制御するためのクロック
信号として用いられる。また、内部基準クロック信号φ
２は、後述する位相比較回路ＰＦＣに送られ、入力基準
クロック信号φ１との位相比較に用いられる。

第１図において、位相比較回路ＰＦＣの一方の入力端子
には、外部の交換装置から入力基準クロック信号φ１が
供給される。位相比較回路ＰＦＣの他方の入力端子には
、後述するクロック分周回路ＣＦＤＩから内部基準クロ
ック信号φ２が供給される。

位相比較回路ＰＦＣは、これらの入力基準クロック信号
φ１と内部基準クロック信号φ２の位相（周波数）を比
較し、位相差信号ｕｐ又はｄｏｗｎを選択的に形成する
。すなわち、入力基準クロック信号φ１と内部基準クロ
ック信号φ２の位相が一致している場合、位相差信号ｕ
ｐ及びｄｏｗｎはともにロウレベルとされる。入力基準
クロック信号φ１に対し内部基準クロック信号φ２の位
相が遅れている場合、言い換えると内部基準クロック信
号φ２の周波数が入力基準クロック信号φ１の周波数よ
りも低い場合、位相差信号ｕｐが位相差（周波数差）の
大きさに応じた期間だけハイレベルとされ、位相差信号
ｄ　ｏｗｎはロウレベルのままとされる。一方、入力基
準クロック信号φ１に対し内部基準クロック信号φ２の
位相が進んでいる場合、言い換えると内部基準クロック
信号φ２の周波数が入力基準クロック信号φ１の周波数
よりも高い場合、位相差信号ｄｏｗｎが位相差（周波数
差）の大きさに応じた期間だけハイレベルとされ、位相
差信号ｕｐはロウレベルのままとされる。

位相比較回路ＰＦＣによって形成される位相差信号ｕｐ
及びｄ　ｏｗｎは、後述する電圧制御型発振回路■ＣＯ
に供給されるとともに、ループフィルタＬＦに供給され
る。ループフィルタＬＦには、さらに図示されない制御
回路から所定の基準電圧Ｖｏ及びタイミング信号φｓｔ
が供給される。このうち、基準電圧■０は、特に制限さ
れないが、ループフィルタＬＦの出力信号すなわち位相
制御電圧Ｖｃのほぼ中心電圧値とされる。また、タイミ
ング信号φｓｔは通常ロウレベルとされ、このＰＬＬ回
路の電源電圧投入時又は起動時において一時的にハイレ
ベルとされる。

ループフィルタＬＦは、所定の静電容量を持つキャパシ
タと、このキャパシタを位相差信号ｕｐ及びｄ　ｏ　ｗ
　ｎに従って選択的に充電又は放電する充電用定電流源
及び放電用定電流源を含む。また、ループフィルタＬＦ
は、上記タイミング信号φｓｔがハイレベルとされると
き選択的にオン状態とされるリセット用ＭＯ３ＦＥＴを
含む。

ループフィルタＬＦの充電用定電流源は、位相比較回路
ＰＦＣから供給される位相差信号ｕｐに従って選択的に
動作状態とされ、キャパシタの充電動作を行う。また、
ループフィルタＬＦの放電用定電流源は、位相比較回路
ＰＦＣから供給される位相差信号ｄ　ｏｗｎに従って選
択的に動作状態とされ、キャパシタの放電動作を行う。

これにより、キャパシタの電位は、内部基準クロック信
号φ２の位相が入力基準クロック信号φ１の位相よりも
遅れることによって徐々に高くされ、内部基準クロック
信号φ２の位相が入力基準クロック信号φｌの位相より
も進むことによ二て徐々に低くされる。つまり、ループ
フィルタＬＦは、これらのキャパシタ及び充放電定電流
源によって、位相比較回路ＰＦＣから供給される位相差
信号ｕｐ及びｄｏｗｎを時間的に積分する機能を持つ。

ループフィルタＬＦのキャパシタの電位は、ループフィ
ルタＬＦの出力信号すなわち位相制御電圧Ｖｃとして後
述する電圧制御型発振回路ＶＣＯ及び分周比制御回路Ｆ
ＤＣに供給される。

なお、ＰＬＬ回路の電源投入時又は起動時において、タ
イミング信号φｓｔが一時的にハイレベルとされること
で、ループフィルタＬＦのリセット用ＭＯ３ＦＥＴがオ
ン状態となる。これにより、上記キャパシタの電位すな
わち位相制御電圧Ｖｃは強制的に所定の基準電圧■０と
される。このため、ＰＬＬ回路は、位相制御電圧■’ｃ
が平均的な位相収束点に近い基準電圧Ｖｏから位相収束
動作を開始するため、ＰＬＬ回路の引き込み時間が短縮
化される。

電圧制御型発振回路ＶＣＯは、特に制限されないが、マ
ルチバイブレータ方式の可変周波数発振回路を含む。こ
の発振回路の発振周波数の中心周波数は、特に制限され
ないが、入力基準クロック信号φ１の４ｎ倍とされる。

この発振周波数は、上記位相比較回路ＰＦＣから供給さ
れる位相差信号ｕｐ及びｄ　ｏ　ｗ　ｎに従って直接制
御されるとともに、上記ループフィルタＬＦから供給さ
れる制御電圧Ｖｃに従って制御される。つまり、電圧制
御型発振回路ＶＣＯの発振回路の発振周波数は、位相差
信号ｕｐがハイレベルとされるとき一時的に高くされ、
位相差信号ｄ　ｏ　ｗ　ｎがハイレベルとされるとき一
時的に低くされる。また、基本クロック信号φ０の周波
数は、位相制御電圧Ｖｃの電圧が高くされることによっ
て定常的に高（され、位相制御電圧Ｖｃの電圧が低くさ
れることによって定常的に低くされる。なお、発振周波
数が位相差信号ｕｐ及びｄ　ｏｗｎに従って直接変化さ
れる割合によって電圧制御型発振回路ＶＣＯＯ高周波利
得が決定され、発振周波数が位相制御電圧Ｖｃに従って
変化される割合によって電圧制御型発振回路ＶＣＯの低
周波利得が決定される。

電圧制御型発振回路ＶＣＯの出力信号は、基本クロック
信号φ０として、後述するクロック分周回路ＣＦＤＩ及
びクロック分周回路ＣＦＤ２に供給される。

分周比制御回路ＦＤＣは、２個の演算増幅器ＯＡ１及び
ＯＡ２を含む。これらの演算増幅器ＯＡ１及びＯＡ２の
反転入力端子−には、上記ループフィルタＬＦによって
形成される位相制御電圧ＶＣが供給される。一方、演算
増幅器ＯＡＩの非反転入力端子＋には、所定の上限電圧
ＶＨが供給される。また、演算増幅器ＯＡ２の非反転入
力端子十には、所定の下限電圧■Ｌが供給される。これ
らの上限電圧ｖＨ及び下限電圧ＶＬは、後述する第２図
に示されるように、適当な電圧値に設定され、位相制御
電圧Ｖｃの可変範囲を決定する。

演算増幅器ＯＡＩの出力信号は、位相制御電圧ＶＣが上
限電圧Ｖ、よりも低い通常の状態においてハイレベルと
される。位相制御電圧Ｖｃが上昇し上限電圧Ｖ、よりを
超えると、その出力信号はロウレベルとなる。一方、演
算増幅器０Ａ２０）出力信号は、位相制御電圧ＶＣが下
限電圧ｖＬよりも高い通常の状態においてロウレベルと
される。

位相制御電圧ＶＣが低下し下限電圧ＶＬよりも低くなる
と、その出力信号はハイレベルとなる。つまり、演算増
幅器ＯＡＩ及びＯＡ２は、位相制御電圧Ｖｃがその可変
範囲を超えて異常に高（又は低くされることを識別する
電圧比較回路として機能する。

演算増幅器ＯＡＩの出力信号は、パルス発生回路ＰＣＩ
の反転入力端子に供給される。また、演算増幅器ＯＡ、
２の出力信号は、パルス発生回路ＰＧ２の非反転入力端
子に供給される。

パルス発生回路ＰＣＩ及びＰＧ２は、特に制限されない
が、ともに単安定マルチバイブレータを基本構成とし、
ワンショット型のパルス発生回路として機能する。この
うち、パルス発生回路ＰＧｌは、演算増幅器ＯＡＩの出
力信号の立ち下がりエツジによってトリガされ、その出
力信号を所定の時間だけ一時的にハイレベルとする。こ
のパルス発生回路ＰＣＩの出力信号は、シフトレジスタ
ＳＲの第１のシフトパルス入力端子ｓｒに供給される。

一方、パルス発生回路ＰＧ２は、演算増幅器ＯＡ２の出
力信号の立ち上がりエツジによってトリガされ、その出
力信号を所定の時間だけ一時的にハイレベルとする。こ
のパルス発生回路ＰＧ２の出力信号は、シフトレジスタ
ＳＲの第２のシフトパルス入力端子ｓｉｔに供給される
。

シフトレジスタＳＲは、両方向シフト可能な３ビツト構
成のシフトレジスタであり、そのクリア端子ｃｒには、
上述のタイミング信号φｓｔが供給される。シフトレジ
スタＳＲは、その第１のシフトパルス入力端子ｓｒに供
給されるパルス発生回路ＰＧ１の出力信号の立ち上がり
エツジに同期して、保持する論理信号を第１ビツトから
第３ビツトの方向に１ビツトずつシフトする。また、シ
フトレジスタＳＲは、その第２のシフトパルス入力端子
ｓｌに供給されるパルス発生回路ＰＧ２の出力信号の立
ち上がりエツジに同期して、保持する論理信号を逆に第
３ビツトから！＠１ビットの方向に１ビツトずつシフト
する。さらに、シフトレジスタＳＲは、クリア端子ｃｒ
に供給されるタイミング信号φｓｔが一時的にハイレベ
ルとされることによって初期状態にクリアされる。この
初期状態において、シフトレジスタＳＲの第１及び第３
ピントの出力信号はロウレベルとされ、第２ピントの出
力信号がハイレベルとされる。シフトレジスタＳＲの３
ビツトの出力信号は、それぞれ分周比Ｔｌｌ　ｆｄＴＪ
信号ｖｃ／、ｖｃｍ及びｖＣｈとされる。

つまり、シフトレジスタＳＲの出力信号すなわち分周比
制御信号ｖｃｊ２．ｖｃｍ及びｖｃｈは、ＰＬＬ回路の
初期状態において分周比制御信号ＶＣｍのみがハイレベ
ルとされ、分周比制御信号Ｖｃ４及びｖｃｈはロウレベ
ルとされる。位相制御電圧Ｖｃが上昇し上限電圧ＶＨを
超えると、演算増幅器ＯＡＩの出力信号がロウレベルと
なり、パルス発生回１ＰＧ１の出力信号が一時的にハイ
レベルとされる。これにより、シフトレジスタＳＲは第
１ビツトから第３ビツトの方向に１ビツトだけシフトし
、分周比制御信号ｖｃｈのみがハイレベルとなる。逆に
、位相制御電圧Ｖｃが低下し下限電圧ＶＬより低くなる
と、演算増幅器ＯＡ２の出力信号がハイレベルとなり、
パルス発生回路ＰＧ２の出力信号が一時的にハイレベル
とされる。

これにより、シフトレジスタＳＲは第３ビツトから第１
ビツトの方向に１ビツトだけシフトし、分周比制御信号
ｖｃｌのみがハイレベルとなる。

分周比制御回路ＦＤＣにより形成される分周比制御信号
ｖｃｊ！、ｖｃｍ及びｖｃｈは、クロック分周回＠ＣＦ
ＤＩ及びＣＦＤ２に供給される。

クロック分周回路ＣＦＤＩ　　（第１のクロック分周回
路）は、３個の分周器ＵＤＩ〜ＵＤ３を含む。

これらの分周器ＵＤ　１−ＵＤ　３の分周比は、特に制
限されないが、それぞれ１／２ｎ、１／４ｎ及び１／８
ｎとされる。分周器ＵＤＩ〜ＵＤ３の入力端子は共通接
続され、上記電圧制御型発振回路■ＣＯによって形成さ
れる基本クロック信号φＯが供給される。分周器ＵＤＩ
の出力端子は、Ｎチャンネル型の伝送ゲー）ＭＯ３ＦＥ
、ＴＱｌを介して、クロック分周回路ＣＦＤ１の出力端
子に結合される。同様に、分周器Ｕ　Ｄ　２及びＵＤ３
の出力端子は、それぞれＮチャンネル型の伝送ゲー１−
Ｍ０５ＦＥＴＱ２及びＧ３を介して、クロック分周回路
ＣＦＤ１の出力端子に結合される。上記ＭＯ３ＦＥＴＱ
Ｉのゲートには、上記分周比制御回路ＦＤＣから分周比
制御信号ｖｃｈが供給される。

同様に、ＭＯ３ＦＥＴＱ２及びＧ３のゲートには、上記
分周比＄１］御回路ＦＤＣから分周比制御信号ＶＣｍ及
びｖｃ＆’がそれぞれ供給される。特に制限されないが
、分周器ＵＤＩ〜ｔＪＤ３はＰＬＬ回路が動作状態とさ
れる間、定常的に同時に動作状態とされる。

分周比制御信号ｙｃｌ！、ｖｃｍ及びｖｃｈが択一的に
ハイレベルとされることで、ＭＯ３ＦＥＴＱ１〜Ｑ３が
択一的にオン状態とされ、分周器ＵＤ１〜ＵＤ３の出力
信号が択一的にクロック分周回路ＣＦＤＩの出力端子に
供給され、その出力信号すなわち内部基準クロック信号
φ２とされる。

内部基準クロック信号φ２は、上述の位相比較回路ＰＦ
Ｃの一方の入力端子に供給される。

すなわち、分周比制御信号ｖｃｍがハイレベルとされる
ことで、伝送ゲートＭＯ３ＦＥＴＱ２がオン状態となり
、クロック分周回路ＣＦＤ　１の出力端子には分周器Ｕ
Ｄ２の出力信号が択一的に伝達される。これにより、内
部基準クロック信号φ２の周波数は基本クロック信号φ
０の１／４ｎとなり、クロック分周回路ＣＦＤＩの分周
比は１／４ｎとされる。一方、位相制御電圧Ｖｃが上昇
し上限電圧ＶＨを超えて分周比制御信号ｖｃｈがハイレ
ベルになると、伝送ゲートＭＯ３ＦＥＴＱＩがオン状態
となり、クロック分周回路ＣＦＤｌの出力端子には分周
器ＵＤＩの出力信号が択一的に伝達される。これにより
、内部基準クロック信号φ２の周波数は基本クロンク信
号φ０の１　／　２　ｎとなり、クロック分周回路ＣＦ
Ｄ１の分周比は１／２ｎとされる。つまり、ＰＬＬ、回
路がクロック分周回路ＣＦＤ１の通常の分周比１／４ｎ
において収束できず位相制御電圧Ｖｃが異常に上昇する
と、クロック分周回路ＣＦＤ１の分周比は自動的に１／
２ｎに小さくされ、内部基準クロック信号φ２の周波数
はステップ状に高くされる。同様に、位相制御電圧Ｖｃ
が低下し下限電圧ｖＬより低くなって分周比制御信号ｖ
ｃ／がハイレベルになると、伝送ゲートＭＯ３ＦＥＴＱ
３がオン状態となり、クロック分周回路ＣＦＤＩの出力
端子には分周器ＵＤ３の出力信号が択一的に伝達される
。これにより、内部基準クロック信号φ２の周波数は基
本クロック信号φ０の１／　８ｎとなり、クロック分周
回路ＣＦＤ１の分周比は１／８ｎとされる。

つまり、ＰＬＬ回路がクロック分周回路ＣＦＤ　Ｉの通
常の分！に比１／４ｎにおいて収束できず位相制御電圧
Ｖｃが異常Ｇこ低下すると、クロック分周回路ＣＦＤＩ
の分周比は自動的に１　／　８　ｎに大きくされ、内部
基準クロック信号φ２の周波数はステップ状に低くされ
る９ クロック分周回路ＣＦＤ２　（第２のクロック分周回路
）は、上記クロック分周回［１ＣＦＤＩと同様に、３個
の分周ＷＵＤ４〜ＵＤ６を含む。これらの分周器ＵＤ４
〜ＵＤ６の分周比は、それぞれ１／２．１／４及び１／
８とされる。分周器ＵＤ４〜ＵＤ６の入力端子は共通接
続され、上記電圧制御型発振回路ＶＣＯによって形成さ
れる基本クロック信号φ０が供給される。分周器ＵＤ４
の出力端子は、Ｎチャンネル型の伝送ゲー）ＭＯ３ＦＥ
ＴＱ４を介して、クロック分周回路ＣＦＤ２の出力端子
に結合される。同様に、分周器ＵＤ５及びＵＤ６の出力
端子は、それぞれＮチャンネル型の伝送ゲートＭ　ＯＳ
　ｌマＥ　Ｔ　Ｑ　５及びＱ６を介して、クロック分周
回路ＣＦＤ２の出力端子に結合される。上記Ｍ　ＯＳ　
Ｆ　Ｅ　Ｔ　Ｑ　４のゲートには、上記分周比制御回路
ＦＤＣから分周比制御信号ｖｃｈが供給される。同様に
、Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　５及びＱ６のゲートには
、上記分周比制御回路ＦＤＣから分周比制御信号ｖｃｍ
及びｖｃｌｌがそれぞれ供給される。特に制限されない
が、分周器ＵＤ４〜ＵＤ６はＰＬＬ＠路が動作状態とさ
れる間、定常的に同時に動作状態とされる。

分周比制御信号ｖｃｌ、ｖｃｍ及びｖｃｈが択一的にハ
イレベルとされることで、ＭＯ３ＦＥＴＱ４〜Ｑ６が択
一的にオン状態とされ、分周器ＵＤ４〜ＵＤ６の出力信
号が択一的にクロック分周回路ＣＦＤ２の出力端子に供
給され、その出力信号すなわち内部クロンク信号φＣと
される。つます、クロック分周回路ＣＦＤ２の分周比は
、上記クロック分周回路ＣＦＤＩの分周比が択一的に１
／２ｎ、１／４ｎ又は１／８ｎとされることによって従
属的に切り換えられ、択一的に１／２，１／４又は１／
８とされる。これにより、内部クロック信号φＣの周波
数は、クロック分周回路ＣＦＤ１の分周比に影響される
ことなく、内部基準クロック信号φ２のｎ倍すなわち入
力基準クロック信号φ１の周波数のほぼｎ倍とされる。

内部クロック信号φＣは、加入者回路内に設けられるデ
ィジタル信号処理装置に供給され、その基本的な動作ク
ロンク信号とされる。

ところで、クロック分周回路ＣＦＤ２の分周器ＵＤＩ〜
ＵＤ３ば、それぞれ基本クロック信号φ０を分周するこ
とで内部クロック信号φＣを形成する。このとき、内部
クロック信号φＣの周期と内部クロック信号φＣがハイ
レベルとされる期間との比すなわちデユーティは、内部
クロック信号φＣの周波数に関係なく、ほぼ５０パーセ
ントとされる。これにより、このコーデックの内部クロ
ツク信号φＣが比較的高い周波数とされるにもかかわら
ず、ディジタル信号処理装置を含む各回路の動作が安定
化される。

第２図には、第１図のＰ　Ｌ　Ｌ回路の一実施例の周波
数特性図が示されている。同図において、横軸は位相制
御電圧Ｖｃを示し、縦軸は電圧制御型発振回路ＶＣＯの
発振周波数ｆを示す。この第２図の周波数特性図及び第
１図の回路ブロック図に従って、この実施例のＰＬＬ回
路の分周比制御回路Ｆ　Ｄ　Ｃ，とクロック分周回路Ｃ
ＦＤ１及びＣＦＤ２の動作の概要と電圧制御型発振回路
ＶＣＯの周波数特性を説明する。

前述のように、ＰＬＬ回路の電源投入時又は起ｒＪＪ時
においてタイミング信号φｓｔが一時的にハイレベルと
され、位相制御電圧Ｖｃが所定の基準電圧Ｖｏとされる
とともに、分周比制御回路ＦＤＣのシフトレジスタＳ　
Ｒが分周比制御信号ｖｃｍのみをハイレベルとするよう
な初期状態にクリアされる。これにより、クロック分周
回路ＣＦＤ　１及びＣＤＦ２の分周比はそれぞれ１　／
　４．　ｎ及び１／４とされ、電圧制御型発振回路ＶＣ
Ｏの発振周波数は、ほぼその周波数可変域の中心値とさ
れる。

このとき、＠２図に実線で示されるように、ＰＬＬ回路
が平均的な周波数特性を持つ場合、その中心周波数は所
望の基準周波数ｒｏに近い周波数となり、基準周波数ｆ
ｏはり１スンク分周回路ＣＦＤ１０分周比を１／４ｎと
する場合の周波数特性曲線と交叉する。内部クロック信
号φＣをもとに形成される内部基準クロック信号φ２と
入力基準クロック信号φ１の位相差に従って位相差信号
ｕ　ｐ及びａｏｗｒｌが形成されると、それに従って電
圧制御型発掘（ｉＸｉ回路ＶＣＯの発振周波数が少しず
つ変化され、ＰＬＬＥｉｌ路は位相収束動作を開始する
。

その結果、内部クロック信号φＣと入力基準クロ・ツク
信号φ１はほぼ位相同期された状態となり、内部クロッ
ク信号φＣの周波数は入力基準クロック信号φ１のほぼ
ｎ倍となる。

しかしながら、Ｐ　Ｌ　Ｌ、回路が比較的大きなバラツ
キを持ち、例えばその周波数特性が、第２図の曲線Ａに
示されるように、全体的に低くなった場合、基準周波数
ｆＯはクロック分周回路ＣＦＤ　１の分周比を１／４ｎ
とする周波数特性曲線ではなく、その分周比を１　／　
２　ｎとする周波数特性曲線と交叉する。このため、ク
ロック分周回路ＣＦＤ１を１／４ｎとする状態において
は、内部クロック信号φＣと入力基準クロック信号φ１
が位相同期されないまま位相制御電圧Ｖｃが上昇する。

位相制御電圧Ｖｃが上限電圧ＶＨを超えると、分周比制
御信号ｖｃｈが択一的にハイレベルたされるため、クロ
ック分周回Ｆ＠ＣＦＤＩ及びＣＤＦ２Ｏ分周比はそれぞ
れ１／２ｎ及び１／２とされる。

これにより、内部基準クロック信号φ２の周波数は実質
的に２倍とされ、これに遥随して、内部クロック信号φ
Ｃの周波数も実質的に２倍とされる。

このとき、内部クロック信号φＣの周波数が所望の基準
周波数ｆＯよりも高過ぎる場合、すなわち内部基準クロ
ック信号φ２の周波数が入力基準クロック信号φ１の周
波数よりも高過ぎる場合、位相差信号ｄ　ｏ　ｗ　ｎが
形成される。したがって、位相制御電圧Ｖｃが低くされ
、電圧ＩＩＪ御型全型発振回路 ＶＣＯの発振周波数は少しずつ低くされる。このような
ＰＬＬ回路の位相収束動作が繰り返されることによって
、内部クロック信号φＣは入力基準クロック信号φ１に
位相同期され、内部クロック信号φＣの周波数は入力基
準クロック信号φ１のほぼｎ倍となる。

一方、ＰＬＬ回路がトヒ較的大きなバラツキを持ち、逆
にその周波数特性が、第２四に曲線Ｂで示されるように
、全体的に高くな、また場合、基準周波数ｆｏはクロン
ク分周回路ＣＦＤＩＯ分周比を１／４ｎとする周波数特
性曲線でけな（、その分周比を１／８ｎとする周波数特
性曲線と交叉する。

このため、クロック分周回路Ｃｒ　Ｄ　！を１／４ｎと
する状態においては、内部クロック信号φＣと入力基準
クロック信号ゲ１が位相同即されないまま位相制御型Ｂ
Ｅ　Ｖ　ｃが低下する。位相制御電圧ＶＣが下摩電圧ｖ
Ｌより低くなると、を周比制御信号ｖＣｌが択一的にハ
イレベルとされるため、クロック分周回路ＣＦＤＩ及び
ＣＤＦ２の分周比はそれぞれ１／８ｎ及び１７′８とさ
れる。これによリ、内部基準クロック信号φ２の周波数
は実質的に２分の１とされ、これに追随して、内部クロ
ック信号φＣの周波数も実質的に２分の１とされる。

このとき、内部クロック信号φＣの周波数が所望の基準
周波数ｆＯよりも低過ぎる場合、すなわち内部基準クロ
ンク偕号φ２の周波数が入力基準クロック信号φ１の周
波数よｊｒ）も低過ぎる場合、位相差信号ｔＪｐが形成
される。したがって、位相制御電圧Ｖｃが高くされ、電
圧制御型発振回路ＶＣＯの発振周波数は少しずつ高くさ
れる。このようなＰＬＬ回路の位相収束動作が繰り返さ
れることによって、内部クロック信号φＣは入力基準ク
ロック信号φ１に位相同期され、内部クロック信号φを
二の周波数は入力基準クロック信号φ１のほぼＦ１倍と
なる。

ところで、ＰＩ、ＬＩｉ８Ｊ路の位相収束動作の過程で
たまたま位相収束点を通り過ぎ、クロック分周回路ＣＦ
Ｄ１の分周比が１／２ａ又は１／８ｎに切り換えられて
しまった場合、位相制御電圧Ｖｃが低下又は上昇される
にもかかわらすＰＬＬ回路は位相収束できない。このた
め、位相制御電圧Ｖｃは逆に下限電圧Ｖ、又は上限電圧
Ｖ、に達し、分周比制御信号ｖｃＪ又はｖｃｈが択一的
にハイレベルとされる。これにより、クロック分周回路
ＣＦＤＩの分周比はｌ　／　４　ｎに戻され、ＰＬＬ回
路は位相収束点に戻ることができる。

以上のように、この実施例のＰＬＬ回路には、ループフ
ィルタＬＦによって形成される位相制御電圧Ｖｃが所定
の上限電圧ｖＨ又は下限電圧ＶＬに達したことを識別し
分周比制御信号を形成する分周比制御回路ＦＤＣと、こ
れらの分周比制御信号に従ってその分周比が３段階に切
り換えられるクロック分周回路ＣＦＤＩ及びＣＦＤ２が
設けられる。ＰＬＬ回路の起動時、クロック分周回路Ｃ
ＦＤＩ及びＣＤＦ２の分周比はその中心分周比とされ、
電圧制御型発振回路ＶＣＯの周波数特性のバラツキが大
きいことによって位相制御電圧Ｖｃが上限電圧Ｖ、又は
下限電圧Ｖ、に達すると、その分周比が同時に切り換え
られる。このため、ＰＬＬ回路の電圧制御型発振回路Ｖ
ＣＯの周波数時性が製造プロセスや電源変動等によって
比較的大きなバラツキを持つ場合でも、３段階の分周比
のいずれかにおいてＰＬＬ回路は位相収束することがで
き、その製品歩留りを向上できる。

以上の本実施例に示されるように、この発明をディジタ
ル電話交換装置に用いられるＰＬＬ回路に適用した場合
、次のような効果が得られる。すなわち、 （１）　Ｐ　Ｌ　Ｌ回路のクロック分周回路に複数の分
周比を持たせ、位相制御電圧が所定の上限電圧又は下限
電圧に達したことを識別し上記クロック分周回路の分周
比を切り換えることによって、ＰＬＬ回路の周波数可変
域を実質的に拡大できるという効果が得られる。

（２）上記（１）項により、ＰＬＬ回路の電圧制御型発
振回路の周波数特性が製造プロセスや電源変動などによ
って比較的大きなバラツキを持つ場合でも、ＰＬＬ回路
はクロック分周回路のいずれかの分周比において位相収
束することが可能となり、ＰＬＬ回路としての製品歩留
りを向上できるという効果が得られる。

（３）上記（１１項において、クロック分周回路の分周
比を２のべき乗の逆数比とすることで、クロック分周回
路の構成を簡略化できるという効果が得られる。

（４）上記（１１項において、クロック分周回路の最小
分周比を１／２ｎとすることで、クロック分周回路の分
周比が最小とされる場合でも基準クロック信号を分周す
ることによって内部クロック信号を形成できるため、内
部クロック信号のデユーティをほぼ５０パーセントとす
ることができ、ＰＬＬ回路の内部クロック信号が比較的
高い周波数とされるにもかかわらず、ディジタル信号処
理装置等の動作を安定化できるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、第１図の実施
例において、クロック分周回路ＣＦＤ１の分周比は、例
えば１／ｎ。

１　／　２　ｎ　、　　ｌ　／　４　ｎとするなど、そ
の具体的な数値はこの実施例によって制限されないし、
クロック分周回路ＣＦＤ１に４段階以上の分周比を設け
るものであってもよい。また、この実施例では、クロッ
ク分周回路ＣＦＤ１及びＣＤＦ２の各分周比に対応して
それぞれ分周器を設けているが、例えば３ビツトのパイ
ナリイカウンタを１個設け、その歩進モジュールを分周
比に応じて切り換えることによって３段階の分周比を実
現するものであってもよい。分周比制御回路ＦＤＣは、
シフトレジスタＳＲに代えてアップダウンカウンタを用
いるものであってもよいし、演算増幅器ＯＡＩ及びＯＡ
２の反転出力信号及び非反転出力信号をそれぞれランチ
によって保持することで、分周比の切り換えに方向性を
持たせてもよい。また、内部クロック信号φＣのデユー
ティは、５０パーセントでなくてもよい。さらに、第１
図に示されるＰＬＬ回路のブロック構成や分周比制御回
路Ｆ’Ｄ　Ｃ及びクロック分周回路ＣＦＤＩ、ＣＤＦ２
の具体的な回路構成等は、種々の実施形態を採りうる。

以上の説明では主として本発明者によってなされた発明
をその背景となったディジタル電話交換装置のコーデッ
ク等に用いられるＰＬＬ回路に適用した場合について説
明したが、それに限定されるものではなく、例えばその
他のディジタル通信装置や各種のディジタル装置に用い
られるＰＬＬ回路などにも適用できる。本発明は、少な
くとも入力基準クロック信号に位相同期された内部クロ
ック信号を形成するためのＰＬＬ回路及びそのようなＰ
ＬＬ回路を内蔵する半導体装置に広く適用できる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。すなわち、ＰＬＬ回路に設けられるクロック分周回
路の分周比を複数段階とし、位相制御電圧が所定の上限
電圧又は下限電圧に達したことを識別することによって
その分周比を切り換えることで、ＰＬＬ回路の周波数可
変域を実質的に拡大することができ、ＰＬＬ回路の周波
数特性が製造プロセスや電源変動などによって比較的大
きなバラツキを持つ場合でも、それを救済しＰＬＬ回路
の製品歩留りを向上することができるものである。

【図面の簡単な説明】

第１図は、この発明が通用されたＰＬＬ回路の一実施例
を示す回路ブロック図、 第２図は、第１図のＰＬＬ回路の一実施例を示す周波数
特性図、 第３図は、従来のＰＬＬ回路の一例を示す周波数特性図
、 第４図は、従来のＰＬＬ回路の一例を示すブロック図で
ある。 ＰＦＣ・・・位相比較回路、ＬＦ・・・ループフィルタ
、ＶＣＯ・・・電圧制御型発振回路、ＦＤＣ・・・分周
比制御回路、ＣＦＤｌ、ＣＤＦ２・・・クロック分周回
路。

Claims (1)

1. 【特許請求の範囲】 １、入力基準クロック信号と内部基準クロック信号の位
   相を比較し位相差信号を形成する位相比較回路と、上記
   位相差信号に従って位相制御電圧を形成するループフィ
   ルタと、上記位相制御電圧に従ってその発振周波数が制
   御され基本クロック信号を形成する電圧制御型発振回路
   と、上記位相制御電圧が所定の上限電圧又は下限電圧に
   達したことを識別し分周比制御信号を形成する分周比制
   御回路と、上記分周比制御信号に従ってその分周比が制
   御され上記基本クロック信号をもとに上記内部基準クロ
   ック信号を形成する第１のクロック分周回路と、上記分
   周比制御信号に従ってその分周比が制御され上記基本ク
   ロック信号をもとに内部クロック信号を形成する第２の
   クロック分周回路を具備することを特徴とするＰＬＬ回
   路。 ２、上記内部クロック信号の中心周波数は上記入力基準
   クロック信号の周波数の所定数（ｎ）倍とされ、上記基
   本クロック信号の中心周波数は上記内部クロック信号の
   中心周波数の４倍とされ、上記第１のクロック分周回路
   の分周比はその中心値が上記所定数の４倍分の１（１／
   ４ｎ）とされ上記分周比制御信号に従って選択的に上記
   所定数の２倍分の１（１／２ｎ）又は上記所定数の８倍
   分の１（１／８ｎ）とされ、上記第２のクロック分周回
   路の分周比はその中心値が４分の１（１／４）とされ上
   記分周比制御信号に従って選択的に２分の１（１／２）
   又は８分の１（１／８）とされることを特徴とする特許
   請求の範囲第１項記載のＰＬＬ回路。 ３、上記内部クロック信号のデューティは、ほぼ５０パ
   ーセントとされることを特徴とする特許請求の範囲第１
   項記載のＰＬＬ回路。