JPS63227116A - 論理ゲ−ト回路 - Google Patents
論理ゲ−ト回路Info
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- JPS63227116A JPS63227116A JP62060773A JP6077387A JPS63227116A JP S63227116 A JPS63227116 A JP S63227116A JP 62060773 A JP62060773 A JP 62060773A JP 6077387 A JP6077387 A JP 6077387A JP S63227116 A JPS63227116 A JP S63227116A
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- H03—ELECTRONIC CIRCUITRY
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/09432—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors with coupled sources or source coupled logic
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- Computing Systems (AREA)
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- Mathematical Physics (AREA)
- Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
「産業上の利用分野」
この発明は、集積回路中の配線領域を縮小することがで
きるとともに、高速動作を図ることができる論理ゲート
回路に関する。
きるとともに、高速動作を図ることができる論理ゲート
回路に関する。
「従来の技術」
集積回路の集積度は、近年益々高くなってきており、多
段縦積み構成をとる場合が多い。ここで、第５図は、・
電界効果トランジスタ（Ｆ Ｅ ’ｌ” ）とその負荷
とを組み合わせて構成された縦積み構成（３段）の電流
切換形論理ゲートの構成例を示す回路図である。なお、
この図に示す回路例は、３人力オアゲートの回路例であ
る。
段縦積み構成をとる場合が多い。ここで、第５図は、・
電界効果トランジスタ（Ｆ Ｅ ’ｌ” ）とその負荷
とを組み合わせて構成された縦積み構成（３段）の電流
切換形論理ゲートの構成例を示す回路図である。なお、
この図に示す回路例は、３人力オアゲートの回路例であ
る。
図において、ＩＮｌ、ＩＮ２およびＩＮ３は、各々上レ
ベル帯用、中レベル帯用および下レベル帯用の入力端子
である。このように３種のレベルが設定されているのは
、第５図に示す回路が３段積みの集積回路であり、各段
についてスレッシュホールドレベルが異なるからである
。そして、上レベル帯においては一〇、６Ｖが“Ｈ”レ
ベル、−１，４Ｖが“Ｌ”レベルであり、中レベル帯に
おいては−１゜３■が“Ｈ″レベル−２，ＩＶが“Ｌ”
レベルであり、下レベル帯においては−２、ＯＶが”Ｈ
”レベル、−２，８Ｖが”Ｌ” レベルである。
ベル帯用、中レベル帯用および下レベル帯用の入力端子
である。このように３種のレベルが設定されているのは
、第５図に示す回路が３段積みの集積回路であり、各段
についてスレッシュホールドレベルが異なるからである
。そして、上レベル帯においては一〇、６Ｖが“Ｈ”レ
ベル、−１，４Ｖが“Ｌ”レベルであり、中レベル帯に
おいては−１゜３■が“Ｈ″レベル−２，ＩＶが“Ｌ”
レベルであり、下レベル帯においては−２、ＯＶが”Ｈ
”レベル、−２，８Ｖが”Ｌ” レベルである。
入力端ＩＮＩ、ＩＮ２．ＩＮ３は各々電界効果トランジ
スタＴｌ、Ｔ２．Ｔ３のゲートに接続されており、電界
効果トランジスタＴＩ、Ｔ２．Ｔ３は、各レベル帯の入
力信号が′Ｈ”レベルになるとオン状態となる。Ｔ４．
Ｔ５．Ｔ６はゲートに基亭電圧Ｖｒｅｆ ｌ、Ｖｒｅｆ
２．Ｖｒｅｆ３が印加されている電界効果トランジスタ
であり、各々電界効果トランジスタＴＩ、Ｔ２．Ｔ３と
対をなしている。Ｔ７は電源ＶＣ３とともに、定電流源
を構成している。そして、電界効果トランジスタＴ１．
Ｔ４は、各々抵抗Ｒ１，Ｒ２を介して接地されており、
各レベル帯の入力信号がすべて“Ｌ”レベルの場合は抵
抗Ｒ２のみに電流が流れ、いずれかの入力信号が“トビ
レベルになると抵抗Ｒ１とＲ２の双方に電流が流れるよ
うになっている。この場合、抵抗Ｒ１，Ｒ２に流れる？
Ｉｘ流の総和は一定であるから、入力信号が全て“Ｌ゛
レベルときは図に示す点Ｐ１の電位は低く、入力信号の
いずれかか“Ｉ（”レベルのときは点ＰＩの電位は高く
なる。このように、点Ｐ１には入力信号の論理和に対応
する信号が得られる。そして、以上の構成要素により、
論理機能部ｌが構成されている。
スタＴｌ、Ｔ２．Ｔ３のゲートに接続されており、電界
効果トランジスタＴＩ、Ｔ２．Ｔ３は、各レベル帯の入
力信号が′Ｈ”レベルになるとオン状態となる。Ｔ４．
Ｔ５．Ｔ６はゲートに基亭電圧Ｖｒｅｆ ｌ、Ｖｒｅｆ
２．Ｖｒｅｆ３が印加されている電界効果トランジスタ
であり、各々電界効果トランジスタＴＩ、Ｔ２．Ｔ３と
対をなしている。Ｔ７は電源ＶＣ３とともに、定電流源
を構成している。そして、電界効果トランジスタＴ１．
Ｔ４は、各々抵抗Ｒ１，Ｒ２を介して接地されており、
各レベル帯の入力信号がすべて“Ｌ”レベルの場合は抵
抗Ｒ２のみに電流が流れ、いずれかの入力信号が“トビ
レベルになると抵抗Ｒ１とＲ２の双方に電流が流れるよ
うになっている。この場合、抵抗Ｒ１，Ｒ２に流れる？
Ｉｘ流の総和は一定であるから、入力信号が全て“Ｌ゛
レベルときは図に示す点Ｐ１の電位は低く、入力信号の
いずれかか“Ｉ（”レベルのときは点ＰＩの電位は高く
なる。このように、点Ｐ１には入力信号の論理和に対応
する信号が得られる。そして、以上の構成要素により、
論理機能部ｌが構成されている。
次に、２．は出力レベルシフト部であり、電界効果トラ
ンジスタＴＩＯ、ダイオードＤ１．Ｄ２が順次直列に接
続され、さらに、定電流源を構成する電界効果トランジ
スタＴ８が直列に接続されている。そして、電界効果ト
ランジスタＴＩＯとダイオードＤｉとの間に出力端子０
ＵＴＩが、ダイオードＤＩとＤ２との間に出力端子０Ｕ
Ｔ２が、ダイオードＤ２と電界効果トランジスタＴ８と
の間に出力端子０ＵＴ３が各々接続されている。この場
合、出力端子ＯＵＴ ｌ、０ＵＴ２．０ＵＴ３は、各々
上レベル帯、中レベル帯、下レベル帯に対応しており、
各レベル帯の“Ｈ”および“Ｌ”レベルは、前述した入
力信号の場合と同様の値となっている。そして、点ＰＩ
の電位が高いと電界効果トランジスタＴＩＯのインピー
ダンスが低くなるため各出力端０ＵＴＩ、０ＵＴ２，０
ＵＴ３からは、それぞれ“Ｈ″レベル信号が出力され、
逆に、点Ｐｉの電界が低いと“Ｌ”レベルの信号が出力
される。このように、出力端子が各レベル帯に対応して
複数設けられているのは、次の論理回路の入力端とのレ
ベルを合わせるためである。
ンジスタＴＩＯ、ダイオードＤ１．Ｄ２が順次直列に接
続され、さらに、定電流源を構成する電界効果トランジ
スタＴ８が直列に接続されている。そして、電界効果ト
ランジスタＴＩＯとダイオードＤｉとの間に出力端子０
ＵＴＩが、ダイオードＤＩとＤ２との間に出力端子０Ｕ
Ｔ２が、ダイオードＤ２と電界効果トランジスタＴ８と
の間に出力端子０ＵＴ３が各々接続されている。この場
合、出力端子ＯＵＴ ｌ、０ＵＴ２．０ＵＴ３は、各々
上レベル帯、中レベル帯、下レベル帯に対応しており、
各レベル帯の“Ｈ”および“Ｌ”レベルは、前述した入
力信号の場合と同様の値となっている。そして、点ＰＩ
の電位が高いと電界効果トランジスタＴＩＯのインピー
ダンスが低くなるため各出力端０ＵＴＩ、０ＵＴ２，０
ＵＴ３からは、それぞれ“Ｈ″レベル信号が出力され、
逆に、点Ｐｉの電界が低いと“Ｌ”レベルの信号が出力
される。このように、出力端子が各レベル帯に対応して
複数設けられているのは、次の論理回路の入力端とのレ
ベルを合わせるためである。
「発明が解決しようとする問題点」
ところで、集積回路内には、種々の論理回路が多数段け
られ、かつ、各論理回路をつなぐ配線が複雑に配置され
ている。例えば、第６図に示すように、論理回路ＯＲ＋
と論理回路ＯＲ２〜ＯＲ４とが接続される場合は、他の
論理回路の領域Ｅ１、Ｒ２を避けて配線する必要がある
ため、その配線は図示のように領域ＥＩＳＥ２を迂回し
た配線となる。このように迂回した配線を行うと、その
分だけ配線が長くなってしまう。この場合、第６図に示
す例のように、人出力が一つのレベル帯の場合は、配線
が多少長くなってもさほどの問題は生じない。
られ、かつ、各論理回路をつなぐ配線が複雑に配置され
ている。例えば、第６図に示すように、論理回路ＯＲ＋
と論理回路ＯＲ２〜ＯＲ４とが接続される場合は、他の
論理回路の領域Ｅ１、Ｒ２を避けて配線する必要がある
ため、その配線は図示のように領域ＥＩＳＥ２を迂回し
た配線となる。このように迂回した配線を行うと、その
分だけ配線が長くなってしまう。この場合、第６図に示
す例のように、人出力が一つのレベル帯の場合は、配線
が多少長くなってもさほどの問題は生じない。
一方、第５図に示すように入出力が多レベル帯の論理回
路について、他の論理回路領域Ｅ１．Ｅ３を迂回して配
線を行うと、第７図に示すような配線となる。すなわち
、論理回路０ＲＩＩと論理回路０Ｒ１２〜ＯＲ１４との
間に３本の平行する配線が長い経路に亙って設けられる
こととなり、この配線の領域が大きくなるとともに、論
理回路０Ｒ１１の出力端からみた配線容量が極めて大き
くなり、このため、高速動作が著しく妨げられるという
問題が発生した。そして、この傾向は集積回路の段数が
増加するほど顕苦になり、その解決が望まれていた。
路について、他の論理回路領域Ｅ１．Ｅ３を迂回して配
線を行うと、第７図に示すような配線となる。すなわち
、論理回路０ＲＩＩと論理回路０Ｒ１２〜ＯＲ１４との
間に３本の平行する配線が長い経路に亙って設けられる
こととなり、この配線の領域が大きくなるとともに、論
理回路０Ｒ１１の出力端からみた配線容量が極めて大き
くなり、このため、高速動作が著しく妨げられるという
問題が発生した。そして、この傾向は集積回路の段数が
増加するほど顕苦になり、その解決が望まれていた。
この発明は、上述した事情に鑑みてなされたもので、論
理回路間の配線領域を増加させることなく、かつ、高速
動作を図ることができる電流切換形論理ゲート回路を提
供することを目的としている。
理回路間の配線領域を増加させることなく、かつ、高速
動作を図ることができる電流切換形論理ゲート回路を提
供することを目的としている。
「問題点を解決するための手段」
この発明は、上記問題点を解決するために、各段におけ
るスレソノユボールドレベルが異なり、それぞれ異なる
レベル帯の信号を入力信号とし、これらの入力信号間に
おいて論理演算を行う多段縦積み構成の論理機能部を有
する論理ゲート回路において、前記各段に対応して設け
られ前記論理機能部の最高位あレベル帯と同じレベル帯
の信号が供給される複数の入力端子と、前記論理機能部
の最高位のレベル帯の段以外について設けられ前記各入
力端子に供給される信号のレベル帯を対応する段のレベ
ル帯に変換するレベルシフト回路と、前記論理機能部に
おける演算結果を最高位のレベル帯の２値信号によって
出力する出力側レベルシフト部とを具備している。
るスレソノユボールドレベルが異なり、それぞれ異なる
レベル帯の信号を入力信号とし、これらの入力信号間に
おいて論理演算を行う多段縦積み構成の論理機能部を有
する論理ゲート回路において、前記各段に対応して設け
られ前記論理機能部の最高位あレベル帯と同じレベル帯
の信号が供給される複数の入力端子と、前記論理機能部
の最高位のレベル帯の段以外について設けられ前記各入
力端子に供給される信号のレベル帯を対応する段のレベ
ル帯に変換するレベルシフト回路と、前記論理機能部に
おける演算結果を最高位のレベル帯の２値信号によって
出力する出力側レベルシフト部とを具備している。
「作用」
入力端子に供給される信号および出力信号のレベル帯が
単一となり、論理機能部の段数によらず論理ゲート回路
間の配線が１本で済む。
単一となり、論理機能部の段数によらず論理ゲート回路
間の配線が１本で済む。
「実施例」
以下図面を参照してこの発明の実施例について説明する
。
。
第１図は、この発明の一実施例の構成を示す回路図であ
る。なお、この図において、萌述しｆこ第５図の各部と
対応する部分には同一の符号を付しその説明を省略する
。
る。なお、この図において、萌述しｆこ第５図の各部と
対応する部分には同一の符号を付しその説明を省略する
。
第１図において、Ｉ Ｎ Ｉ ゛、Ｉ Ｎ ２ ’ 、
Ｔ Ｎ ３−は各々論理機能部１の入力端子ＩＮＩ、Ｉ
Ｎ２、ＩＮ３に対応して設けられている入力端子である
。
Ｔ Ｎ ３−は各々論理機能部１の入力端子ＩＮＩ、Ｉ
Ｎ２、ＩＮ３に対応して設けられている入力端子である
。
入力端子１．ＮＩ−〜ｒＮ３−には、論理機能部ｌにお
ける上レベル帯（最高位のレベル帯）の信号が供給され
るようになっている。また、入力端子ＩＮＩ”は入力端
子Ｉ Ｎ ｌに直接接続され、また、入力端子ｌＮ２−
１ＩＮ３−各々レベルシフト回路ＬＳＩ、ＬＳ２を介し
て入力対応Ｉ Ｎ ２、ＩＮ３に接続されている。レベ
ルシフト回路ＬＳＩは入力端子Ｔ Ｎ ２−に供給され
る上レベル帯の信号を、中レベル帯の信号にレベル変換
し、論理機能部ｌの中レベル帯の段（電界効果トランジ
スタＴ２）に供給する回路であり、レベルシフト回路Ｌ
Ｓ２は、入力端子ｌＮ５−に供給される上レベル帯の信
号を下レベル帯の信号に変換して論理機能部ｌの下レベ
ル帯の段（電界効果トランジスタＴ３）に供給するレベ
ルシフト回路である。そして、これらレベルシフト回路
ＬＳ１．ＬＳ２によって入力側レベルシフト部１１が構
成されている。
ける上レベル帯（最高位のレベル帯）の信号が供給され
るようになっている。また、入力端子ＩＮＩ”は入力端
子Ｉ Ｎ ｌに直接接続され、また、入力端子ｌＮ２−
１ＩＮ３−各々レベルシフト回路ＬＳＩ、ＬＳ２を介し
て入力対応Ｉ Ｎ ２、ＩＮ３に接続されている。レベ
ルシフト回路ＬＳＩは入力端子Ｔ Ｎ ２−に供給され
る上レベル帯の信号を、中レベル帯の信号にレベル変換
し、論理機能部ｌの中レベル帯の段（電界効果トランジ
スタＴ２）に供給する回路であり、レベルシフト回路Ｌ
Ｓ２は、入力端子ｌＮ５−に供給される上レベル帯の信
号を下レベル帯の信号に変換して論理機能部ｌの下レベ
ル帯の段（電界効果トランジスタＴ３）に供給するレベ
ルシフト回路である。そして、これらレベルシフト回路
ＬＳ１．ＬＳ２によって入力側レベルシフト部１１が構
成されている。
次に、１２は出力レベルシフト部であり、萌述した第５
図に示す出力レベルシフト部２のダイオードＤＩ、Ｄ２
を取り除き、この間を接続するとと乙に、出力端子０Ｕ
Ｔｏに接続したものである。
図に示す出力レベルシフト部２のダイオードＤＩ、Ｄ２
を取り除き、この間を接続するとと乙に、出力端子０Ｕ
Ｔｏに接続したものである。
この出力レベルシフト回路１２の出力信号は、第５図に
示す出力端子０ＵＴＩから出力される信号と同様になり
、すなわち、上レベル帯の２値信号となる。
示す出力端子０ＵＴＩから出力される信号と同様になり
、すなわち、上レベル帯の２値信号となる。
上記構成によれば、入力端Ｉ Ｎ ２．−１ＩＮ３−に
上レベル帯の信号が供給されても、レベルシフト回路Ｌ
ＳＩ、ＬＳ２によって各々中レベル帯、下１ノベル帯の
信号に変換されるので、論理機能部！内の各段は何等不
都合なく動作する。そして、出力端子０ＵＴｏからは、
上レベル帯の２値信号により論理演算結果が出力される
から、第１図に示す回路は、全体としては、人出力の各
信号のレベル帯が上レベル帯に統一された、３人力のＯ
Ｒ回路となる。したがって、第１図に示す回路どうしを
接続する場合は、その間の配線は第６図の場合と同様に
１本で済み、配線領域の低減化および動作の高速化を図
ることができろ。
上レベル帯の信号が供給されても、レベルシフト回路Ｌ
ＳＩ、ＬＳ２によって各々中レベル帯、下１ノベル帯の
信号に変換されるので、論理機能部！内の各段は何等不
都合なく動作する。そして、出力端子０ＵＴｏからは、
上レベル帯の２値信号により論理演算結果が出力される
から、第１図に示す回路は、全体としては、人出力の各
信号のレベル帯が上レベル帯に統一された、３人力のＯ
Ｒ回路となる。したがって、第１図に示す回路どうしを
接続する場合は、その間の配線は第６図の場合と同様に
１本で済み、配線領域の低減化および動作の高速化を図
ることができろ。
ここで、第６図に示す場合を例にとり、本発明によって
具体的にどの程度高速化されるかを説明する。今１．第
６図に示すＸ点からｙ点までの配線長を１２１ ｒｎ
ｒｒｌ ’％論理ゲート回路の配線駆動能力をτｏ （
ｐ ｓ ／ ｍ ｍ ）とし、入力信号レベルシフト部
の遅延時間をτ１とし、縦積み数をｎとすると、本発明
の論理ゲート回路は、従来の回路に比へ、次式で示され
るＴの時間だけ遅延時間が小さくなる。
具体的にどの程度高速化されるかを説明する。今１．第
６図に示すＸ点からｙ点までの配線長を１２１ ｒｎ
ｒｒｌ ’％論理ゲート回路の配線駆動能力をτｏ （
ｐ ｓ ／ ｍ ｍ ）とし、入力信号レベルシフト部
の遅延時間をτ１とし、縦積み数をｎとすると、本発明
の論理ゲート回路は、従来の回路に比へ、次式で示され
るＴの時間だけ遅延時間が小さくなる。
Ｔ−（ｎ−１）Ｃ、・τ０−τ、 ・・・・・・（１
）ここで、Ｇ ａ Ａ ｓ Ｍ Ｅ Ｓ Ｆ Ｅ Ｔ集
積回路の例として、ｎ＝３、Ｑ、＋＝５ｍｍ、ｒｏ＝３
０ ｐ ｓ／ｍｍ、τ、＝＝ Ｉ Ｏｐ ｓの８値を上
記（１）式に代入すると、Ｔ＝２９０ （ｐｓ）の改將
となる。
）ここで、Ｇ ａ Ａ ｓ Ｍ Ｅ Ｓ Ｆ Ｅ Ｔ集
積回路の例として、ｎ＝３、Ｑ、＋＝５ｍｍ、ｒｏ＝３
０ ｐ ｓ／ｍｍ、τ、＝＝ Ｉ Ｏｐ ｓの８値を上
記（１）式に代入すると、Ｔ＝２９０ （ｐｓ）の改將
となる。
次に、上述した入力側レベルシフト回路１１のより具体
的な構成を第２図に示す。この図において、ＴＩ３、Ｔ
Ｉ４は各々電源Ｖｃｓとともに定電流回路を構成する電
界効果トランジスタである。
的な構成を第２図に示す。この図において、ＴＩ３、Ｔ
Ｉ４は各々電源Ｖｃｓとともに定電流回路を構成する電
界効果トランジスタである。
Ｔｌｌは、ゲートが入力端子ＩＮＩに、ソースが電界効
果トランジスタＴＩ３のドレインおよび電界効果トラン
ジスタＴ２のゲートに各々接続され、トレインが接地さ
れている電界効果トランジスタである。Ｔ１２は、ゲー
トが入力端子ｌＮ３−に、ソースがダイオードＤ３のア
ノードに各々接続され、ドレインが接地されている電界
効果トランジスタである。ダイオードＤ３は、カソード
が電界効果トランジスタＴ３のゲートおよび電界効果ト
ランジスタＴ１４のドレインに接続されている。
果トランジスタＴＩ３のドレインおよび電界効果トラン
ジスタＴ２のゲートに各々接続され、トレインが接地さ
れている電界効果トランジスタである。Ｔ１２は、ゲー
トが入力端子ｌＮ３−に、ソースがダイオードＤ３のア
ノードに各々接続され、ドレインが接地されている電界
効果トランジスタである。ダイオードＤ３は、カソード
が電界効果トランジスタＴ３のゲートおよび電界効果ト
ランジスタＴ１４のドレインに接続されている。
上記構成によれば、電界効果トランジスタＴ１１のドレ
イン−ソース間の電圧降下により、入力端子ＩＮ２”と
電界効果トランジスタＴ ２のゲート間に一定の電圧差
Ｖ１をもたせることができる。
イン−ソース間の電圧降下により、入力端子ＩＮ２”と
電界効果トランジスタＴ ２のゲート間に一定の電圧差
Ｖ１をもたせることができる。
そして、この電圧差Ｖ１を上レベル帯と中レベル帯の電
圧差に設定すれば、入力端子ｌＮ２−に供給された上レ
ベル帯の信号は中レベル帯の信号に変換される。
圧差に設定すれば、入力端子ｌＮ２−に供給された上レ
ベル帯の信号は中レベル帯の信号に変換される。
また、入力端子ＴＮ３’と電界効果トランジスタＴ３の
ゲートとの間の電圧差も上述と同様の原理およびダイオ
ードＤ３の順方向電圧降下によって所定の値とすること
ができ、この電圧差（Ｖ ＋＋Ｖ、）を上レベル帯と下
レベル帯の電圧差に一致させるこ、とにより、入力端子
Ｔ Ｎ ３−に供給された上レベル帯の信号を下レベル
帯の信号に変換することができる。
ゲートとの間の電圧差も上述と同様の原理およびダイオ
ードＤ３の順方向電圧降下によって所定の値とすること
ができ、この電圧差（Ｖ ＋＋Ｖ、）を上レベル帯と下
レベル帯の電圧差に一致させるこ、とにより、入力端子
Ｔ Ｎ ３−に供給された上レベル帯の信号を下レベル
帯の信号に変換することができる。
次に、第３図は、レベルシフト回路の変形例を示す回路
図である。
図である。
同図（イ）、（ロ）は、定電流回路に代えて抵抗を用い
、レベルシフト素子として電界効果トランジスタ、ダイ
オードを用いたもの、同図（ハ）、（ニ）は、定電流回
路に加えて、レベルシフト素子としての電界効果トラン
ジスタ、ダイオードを使用した場合の例である。
、レベルシフト素子として電界効果トランジスタ、ダイ
オードを用いたもの、同図（ハ）、（ニ）は、定電流回
路に加えて、レベルシフト素子としての電界効果トラン
ジスタ、ダイオードを使用した場合の例である。
なお、この発明は上記実施例で示したＭＥＳ・Ｆ’ＥＴ
構成の電流切換形論理ゲート回路の他に、ソース結合形
ＦＥＴ論理回路（ＳＣＦＬ）、エミックカップルドロジ
ック（ＥＣＬ）あるいはＭＯＳバイポーラ回路等にも勿
論適用することができる。
構成の電流切換形論理ゲート回路の他に、ソース結合形
ＦＥＴ論理回路（ＳＣＦＬ）、エミックカップルドロジ
ック（ＥＣＬ）あるいはＭＯＳバイポーラ回路等にも勿
論適用することができる。
また、この発明は、第４図に示すような両相動作する論
理機能部についても適用することができろ。第４図′に
示す回路は、本出願人が先に出願した回路であり（特願
昭６０−１５５９９８２号）、高速、低消費電力および
高歩留まりを図ることができる回路である。なお、図に
おいてバーを付した端子は、バーを付さない同一記号の
端子に対し、逆相の信号が供給あるいは出力される端子
である。
理機能部についても適用することができろ。第４図′に
示す回路は、本出願人が先に出願した回路であり（特願
昭６０−１５５９９８２号）、高速、低消費電力および
高歩留まりを図ることができる回路である。なお、図に
おいてバーを付した端子は、バーを付さない同一記号の
端子に対し、逆相の信号が供給あるいは出力される端子
である。
さらに、上記各側において、論理機能部が複数設けられ
ている場合は、同一の段に対応するレベルシフト回路を
共通使用するように構成すること乙できろ。
ている場合は、同一の段に対応するレベルシフト回路を
共通使用するように構成すること乙できろ。
「発°明の効果」
以上説明したようにこの発明によれば、各段におけるス
レッンユホールドレベルが異なり、それぞれ異なるレベ
ル帯の信号を入力信号とし、これらの入力信号間におい
て論理演算を行う多段縦積み構成の論理機能部を有する
論理ゲート回路において、前記各段に対応して設けられ
前記論理機能部の最高位のレベル帯と同じレベル帯の信
号が供給される複数の入力端子と、前記論理機能部の最
高位のレベル帯の段以外について設けられ前記各入力端
子に供給される信号のレベル帯を対応する段のレベル帯
に変換するレベルシフト回路と、前記論理機能部におけ
る演算結果を最高位のレベル帯の２値信号によって出力
する出力側レベルシフト部とを具備したので、論理ゲー
ト回路どうしを接続する配線が論理機能部の段数によら
ず１本で済み、これにより、論理ゲート回路間の配線領
域を低減することができるととらに、論理ゲート回路間
の配線容量を低減し得て、動作の高速化を大幅に促進す
ることができる。
レッンユホールドレベルが異なり、それぞれ異なるレベ
ル帯の信号を入力信号とし、これらの入力信号間におい
て論理演算を行う多段縦積み構成の論理機能部を有する
論理ゲート回路において、前記各段に対応して設けられ
前記論理機能部の最高位のレベル帯と同じレベル帯の信
号が供給される複数の入力端子と、前記論理機能部の最
高位のレベル帯の段以外について設けられ前記各入力端
子に供給される信号のレベル帯を対応する段のレベル帯
に変換するレベルシフト回路と、前記論理機能部におけ
る演算結果を最高位のレベル帯の２値信号によって出力
する出力側レベルシフト部とを具備したので、論理ゲー
ト回路どうしを接続する配線が論理機能部の段数によら
ず１本で済み、これにより、論理ゲート回路間の配線領
域を低減することができるととらに、論理ゲート回路間
の配線容量を低減し得て、動作の高速化を大幅に促進す
ることができる。
【図面の簡単な説明】
第１図はこの発明の一実施例の構成を示す回路図、第２
図は同実施例におけるレベルシフト回路の具体的な構成
を示す回路図、第３図はレベルシフト回路の他の構成例
を示す回路図、第４図はこの発明が適用される論理機能
部の他の例を示す回路図、第５図は従来の論理ゲート回
路の構成を示す回路図、第６図および第７図は各々論理
ゲート回路どうしを接続する場合の接続例を示すブロッ
ク図である。 Ｉ２・・・・・出力レベルシフト部、ｌＮｌ−〜ｌＮ３
−・・・・・・入力端子、ＬＳＩ、ＬＳ２・・・・・・
レベルシフト回路。
図は同実施例におけるレベルシフト回路の具体的な構成
を示す回路図、第３図はレベルシフト回路の他の構成例
を示す回路図、第４図はこの発明が適用される論理機能
部の他の例を示す回路図、第５図は従来の論理ゲート回
路の構成を示す回路図、第６図および第７図は各々論理
ゲート回路どうしを接続する場合の接続例を示すブロッ
ク図である。 Ｉ２・・・・・出力レベルシフト部、ｌＮｌ−〜ｌＮ３
−・・・・・・入力端子、ＬＳＩ、ＬＳ２・・・・・・
レベルシフト回路。
Claims (2)
- （１）各段におけるスレッシュホールドレベルが異なり
、それぞれ異なるレベル帯の信号を入力信号とし、これ
らの入力信号間において論理演算を行う多段縦積み構成
の論理機能部を有する論理ゲート回路において、前記各
段に対応して設けられ前記論理機能部の最高位のレベル
帯と同じレベル帯の信号が供給される複数の入力端子と
、前記論理機能部の最高位のレベル帯の段以外について
設けられ前記各入力端子に供給される信号のレベル帯を
対応する段のレベル帯に変換するレベルシフト回路と、
前記論理機能部における演算結果を最高位のレベル帯の
２値信号によって出力する出力側レベルシフト部とを具
備することを特徴とする論理ゲート回路。 - （２）前記論理機能部が複数である場合において、前記
各論理機能部の同一レベル帯の段については、前記レベ
ルシフト回路を共有することを特徴とする特許請求の範
囲第１項記載の論理ゲート回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62060773A JPH0775313B2 (ja) | 1987-03-16 | 1987-03-16 | 論理ゲ−ト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62060773A JPH0775313B2 (ja) | 1987-03-16 | 1987-03-16 | 論理ゲ−ト回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63227116A true JPS63227116A (ja) | 1988-09-21 |
| JPH0775313B2 JPH0775313B2 (ja) | 1995-08-09 |
Family
ID=13151941
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62060773A Expired - Lifetime JPH0775313B2 (ja) | 1987-03-16 | 1987-03-16 | 論理ゲ−ト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0775313B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS502350A (ja) * | 1973-05-14 | 1975-01-10 | ||
| JPS59212029A (ja) * | 1983-05-17 | 1984-11-30 | Mitsubishi Electric Corp | 論理演算回路 |
-
1987
- 1987-03-16 JP JP62060773A patent/JPH0775313B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS502350A (ja) * | 1973-05-14 | 1975-01-10 | ||
| JPS59212029A (ja) * | 1983-05-17 | 1984-11-30 | Mitsubishi Electric Corp | 論理演算回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0775313B2 (ja) | 1995-08-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |