JPS63227152A - 信号選択回路 - Google Patents
信号選択回路Info
- Publication number
- JPS63227152A JPS63227152A JP62060093A JP6009387A JPS63227152A JP S63227152 A JPS63227152 A JP S63227152A JP 62060093 A JP62060093 A JP 62060093A JP 6009387 A JP6009387 A JP 6009387A JP S63227152 A JPS63227152 A JP S63227152A
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- JP
- Japan
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- signal
- cyclic
- circuit
- output
- interrupt request
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- Pending
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- Small-Scale Networks (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、複数の装置から１つのメインシステム等へ
の割込要求に応じて有効回線へ選択的に１つの装置の回
線を割り当てる信号選択回路に関するものである。
の割込要求に応じて有効回線へ選択的に１つの装置の回
線を割り当てる信号選択回路に関するものである。
第３図は従来の信号選択回路を示すブロック図 ゛であ
り、図において、１１は中央処理装置（ＣＰＵ）１２を
用いて構成されているマイコン制御回路を示し、複数の
装置（図示省略）から割込要求信号Ｓ Ｅ Ｔ ｓ ”
Ｓ ＩＥ Ｔ ｎが供給され、受は付けた割込要求信
号５ＥＴ１〜５ＥＴｎに対応する確認信号ＲＤ Ｙ １
〜ＲＤＹｎをその装置に対して出力する。
り、図において、１１は中央処理装置（ＣＰＵ）１２を
用いて構成されているマイコン制御回路を示し、複数の
装置（図示省略）から割込要求信号Ｓ Ｅ Ｔ ｓ ”
Ｓ ＩＥ Ｔ ｎが供給され、受は付けた割込要求信
号５ＥＴ１〜５ＥＴｎに対応する確認信号ＲＤ Ｙ １
〜ＲＤＹｎをその装置に対して出力する。
１３は回線切換回路を示し、マイコン制御回路１２から
出力される信号に基づいて対応する回線Ｃ１〜Ｃｎを有
効回線Ｖへ選択的に接続するものである。
出力される信号に基づいて対応する回線Ｃ１〜Ｃｎを有
効回線Ｖへ選択的に接続するものである。
次に、動作について説明する。
なお、以下の説明において、添字を付さない場合は全体
または対応するものを示す。
または対応するものを示す。
マイコン制御回路１１は、常時、ｎ個の割込要求信号Ｓ
ＥＴを監視し、例えば割込要求信号ＳＲＴ ｔがオンす
ると、回線切換回路１３を制御して割込要求信号５ＥＴ
ｔに対応する回線Ｃ１を有効回線Ｖへ選択的に接続し、
割込要求信号Ｓ Ｅ Ｔ ｓを出力した装置に対して確
認信号ＲＤＹｌを出力する。
ＥＴを監視し、例えば割込要求信号ＳＲＴ ｔがオンす
ると、回線切換回路１３を制御して割込要求信号５ＥＴ
ｔに対応する回線Ｃ１を有効回線Ｖへ選択的に接続し、
割込要求信号Ｓ Ｅ Ｔ ｓを出力した装置に対して確
認信号ＲＤＹｌを出力する。
そして、割込要求信号５ＥＴＩがオフになると、マイコ
ン制御回路１１は次の割込要求信号ＳＥＴに対応する回
線Ｃを、回線切換回路１３を制御して有効にするととも
に、その装置に対して確認信号ＲＤＹを出力する。
ン制御回路１１は次の割込要求信号ＳＥＴに対応する回
線Ｃを、回線切換回路１３を制御して有効にするととも
に、その装置に対して確認信号ＲＤＹを出力する。
したがって、割込要求信号ＳＥＴを出力した装置は順次
有効回線Ｖを使用することができる。
有効回線Ｖを使用することができる。
もし、割込要求信号Ｓ Ｅ Ｔ ｌ”’ Ｓ Ｅ Ｔ
ｎが重なった場合は、中央処理装置１２に設定されてい
る優先順位あるいは先着順に待ち行列をつ＜シ、順次回
線Ｃを有効回線Ｖへ選択的に接続する。
ｎが重なった場合は、中央処理装置１２に設定されてい
る優先順位あるいは先着順に待ち行列をつ＜シ、順次回
線Ｃを有効回線Ｖへ選択的に接続する。
従来の信号選択回路は以上のように構成されているので
、すなわち中央処理装置１２によりて制御しているため
、回路の簡略化および小形化が難しく、高価になってし
まうという問題点があった。
、すなわち中央処理装置１２によりて制御しているため
、回路の簡略化および小形化が難しく、高価になってし
まうという問題点があった。
また、中央処理装置１２は制御プログラムが必要である
ため、制御プログラムの開発費もかかるという問題点が
あった。
ため、制御プログラムの開発費もかかるという問題点が
あった。
この発明は、上記のような問題点を解消するためになさ
れたもので、簡略化および小形化が図れ、安価となる信
号選択回路を得ることを目的とする。
れたもので、簡略化および小形化が図れ、安価となる信
号選択回路を得ることを目的とする。
この発明に係る信号選択回路は、サイクリック信号発生
回路から出力されるクロック信号に基づいてｎ個の割込
要求信号の監視をサイクリックに行う構成としたもので
ある。
回路から出力されるクロック信号に基づいてｎ個の割込
要求信号の監視をサイクリックに行う構成としたもので
ある。
この発明における信号選択回路は、サイクリック信号発
生回路から出力されるサイクリック信号に基づいて割込
要求信号をサイクリックに監視し、割込要求信号を順次
受は付ける。
生回路から出力されるサイクリック信号に基づいて割込
要求信号をサイクリックに監視し、割込要求信号を順次
受は付ける。
以下、この発明の一実施例を図について説明する０
第１図において、第３図と同一部分には同一符号が付し
てあシ、１はサイクリック信号発生回路を示し、適当な
周期のクロック信号、ａを発生するクロックジェネレー
タ２と、クロック信号ａと後述する一致信号ｄとの論理
積を−とるＡＮＤゲート回路３と、ＡＮＤゲート回路３
が出力する出力信号すをカウントするとともに、ｎカウ
ント毎にリセットするカウンタ４と、カウンタ４の出力
をデコードしてサイクリック信号ｅｌ＝（！ｉのいずれ
かを有意とするデコーダ５とで構成されている。６１〜
６ｎは第１の一致検出回路としてのＯＲゲート回路を示
し、ローレベル（以下、′Ｌ”と表記する。）が有意の
サイクリック信号ｃ１〜ＣＨｅ対応する“Ｌ″が有意の
割込要求信号Ｓ ＥＴｌ”’ Ｓ ＥＴＨの一致を検出
すると、Ｌ″が有意の確認信号ＲＤＹＩ−ＲＤＹｎを出
力する。
てあシ、１はサイクリック信号発生回路を示し、適当な
周期のクロック信号、ａを発生するクロックジェネレー
タ２と、クロック信号ａと後述する一致信号ｄとの論理
積を−とるＡＮＤゲート回路３と、ＡＮＤゲート回路３
が出力する出力信号すをカウントするとともに、ｎカウ
ント毎にリセットするカウンタ４と、カウンタ４の出力
をデコードしてサイクリック信号ｅｌ＝（！ｉのいずれ
かを有意とするデコーダ５とで構成されている。６１〜
６ｎは第１の一致検出回路としてのＯＲゲート回路を示
し、ローレベル（以下、′Ｌ”と表記する。）が有意の
サイクリック信号ｃ１〜ＣＨｅ対応する“Ｌ″が有意の
割込要求信号Ｓ ＥＴｌ”’ Ｓ ＥＴＨの一致を検出
すると、Ｌ″が有意の確認信号ＲＤＹＩ−ＲＤＹｎを出
力する。
γは第２の一致検出回路としてのＡＮＤゲート回路を示
し、無意を表わすハイレベル（以下、′Ｈ″と表記する
。）の確認信号ＲＤ Ｙｌ”’−ＲＤ Ｙｎの一致を検
出すると、一致信号ｄｔ−ＡＮＤゲート回路３の一方の
入力端子へ供給し、ＡＮＤゲート回路３から出力信号す
を出力させるものである。
し、無意を表わすハイレベル（以下、′Ｈ″と表記する
。）の確認信号ＲＤ Ｙｌ”’−ＲＤ Ｙｎの一致を検
出すると、一致信号ｄｔ−ＡＮＤゲート回路３の一方の
入力端子へ供給し、ＡＮＤゲート回路３から出力信号す
を出力させるものである。
８は回線切換回路を示し、供給される確認信号ＲＤ Ｙ
ｌ〜ＲＤ Ｙｎに対応する回線ｃ１〜ｃｎを有効回線
Ｖへ選択的に接続するものである。
ｌ〜ＲＤ Ｙｎに対応する回線ｃ１〜ｃｎを有効回線
Ｖへ選択的に接続するものである。
第２図は第１図における各信号のタイミングを示すタイ
ムチャートである。
ムチャートである。
次に、動作について説明する。
なお、以下の説明において、添字を付さない場合は全体
または対応するものを示す。
または対応するものを示す。
サイクリック信号発生回路１は、第２図（ａ）に示すよ
うに、適当な周期のクロック信号ａを発生し、ＡＮＤゲ
ート回路３へ供給しているので、ＡＮＤゲート回路７か
ら第２図（ｔ）に示すような一致信号ｄが順次ＡＮＤゲ
ート回路３へ供給されると、ＡＮＤゲート回路３は第２
図（ｅ）に示すように出力信号ｂｆ、ＩＩＩＩ次出力し
、カウンタ４は出力信号すをカウントする。
うに、適当な周期のクロック信号ａを発生し、ＡＮＤゲ
ート回路３へ供給しているので、ＡＮＤゲート回路７か
ら第２図（ｔ）に示すような一致信号ｄが順次ＡＮＤゲ
ート回路３へ供給されると、ＡＮＤゲート回路３は第２
図（ｅ）に示すように出力信号ｂｆ、ＩＩＩＩ次出力し
、カウンタ４は出力信号すをカウントする。
したがって、第２図（ｆ） 、 （ｈ） 、 （ｊ）の
ように、出力信号すの立ち下がシに同期した“Ｌ”のサ
イクリック信号Ｃがデコーダ５からＯＲゲート回路６へ
供給されるので、例えば割込要求信号５ＥＴ１（第３図
（ｂ））と対応するサイクリック信号ｃｌとが一致する
と、ＯＲゲート回路６１は’Ｌ”の確認信号ＲＤ Ｙ＊
（第２図（ｇ））を出力し、他のＯＲゲート回路６は
”Ｌ″の確認信号ＲＤＹを出力する。そのため、回線切
換回路８は“Ｌ”の確認信号ＲＤ Ｙ １に対応する回
線Ｃｘｔ−有効回線Ｖへ選択的に接続し、ＡＮＤゲート
回路７は一致信号ｄの出力を停止し、ＯＲゲート回路６
１の出力信号（確認信号ＩＲＤＹＩ）が“Ｌ″、すなわ
ち割込要求信号５ＥＴＩがオフ（“Ｈ′）に復帰するま
でサイクリック信号Ｃ１は“Ｌ″に保持される。
ように、出力信号すの立ち下がシに同期した“Ｌ”のサ
イクリック信号Ｃがデコーダ５からＯＲゲート回路６へ
供給されるので、例えば割込要求信号５ＥＴ１（第３図
（ｂ））と対応するサイクリック信号ｃｌとが一致する
と、ＯＲゲート回路６１は’Ｌ”の確認信号ＲＤ Ｙ＊
（第２図（ｇ））を出力し、他のＯＲゲート回路６は
”Ｌ″の確認信号ＲＤＹを出力する。そのため、回線切
換回路８は“Ｌ”の確認信号ＲＤ Ｙ １に対応する回
線Ｃｘｔ−有効回線Ｖへ選択的に接続し、ＡＮＤゲート
回路７は一致信号ｄの出力を停止し、ＯＲゲート回路６
１の出力信号（確認信号ＩＲＤＹＩ）が“Ｌ″、すなわ
ち割込要求信号５ＥＴＩがオフ（“Ｈ′）に復帰するま
でサイクリック信号Ｃ１は“Ｌ″に保持される。
そして、割込要求信号５ＥＴ１が“Ｈ”に復帰すると、
ＡＮＤゲート回路７は一致信号ｄを出力するので、ＡＮ
Ｄゲート回路３から出力信号すが出力され、カウンタ４
はカウントアツプするため、今度はサイクリック信号Ｃ
！が“Ｌ″となる。
ＡＮＤゲート回路７は一致信号ｄを出力するので、ＡＮ
Ｄゲート回路３から出力信号すが出力され、カウンタ４
はカウントアツプするため、今度はサイクリック信号Ｃ
！が“Ｌ″となる。
このようにして、サイクリック信号Ｃによって割込要求
信号ＳＥＴを常時監視することができる。
信号ＳＥＴを常時監視することができる。
次に、割込要求信号５ＥＴｌが“Ｈ”に復帰しないうち
に割込要求信号５ＥＴｓ−８ＥＴｓが“Ｌ″となった場
合について説明する。
に割込要求信号５ＥＴｓ−８ＥＴｓが“Ｌ″となった場
合について説明する。
割込要求信号５ＥＴｔが“Ｌ”の状態のうちに割込要求
信号５ＥＴｚ−５ＥＴｓが“Ｌ″になっても、第３図（
ｉ） 、 （ｋ）に示すように確認信号ＲＤＹｚ −Ｒ
ＤＹｓは′Ｈ″のままでおり、確認信号ＲＤＹｓ−ＲＤ
Ｙｓに対応する装蝋は早３図（ｃ） 、（ｄ）に示すよ
うに待機状態となる。そして、割込要求信号５ＥＴ１が
“Ｈ”に復帰すると、確認信号ＲＤＹ１．一致信号ｄが
“Ｈ”となるために出力信号すが出力され、サイクリッ
ク信号Ｃ鵞が“Ｌ”となる。
信号５ＥＴｚ−５ＥＴｓが“Ｌ″になっても、第３図（
ｉ） 、 （ｋ）に示すように確認信号ＲＤＹｚ −Ｒ
ＤＹｓは′Ｈ″のままでおり、確認信号ＲＤＹｓ−ＲＤ
Ｙｓに対応する装蝋は早３図（ｃ） 、（ｄ）に示すよ
うに待機状態となる。そして、割込要求信号５ＥＴ１が
“Ｈ”に復帰すると、確認信号ＲＤＹ１．一致信号ｄが
“Ｈ”となるために出力信号すが出力され、サイクリッ
ク信号Ｃ鵞が“Ｌ”となる。
したがって、割込要求信号５ＥＴｘが有効となって回線
Ｃｍが有効回線Ｖへ選択的に接続されるとともに、確認
信号ＲＤＹ鵞−一致信号ｄが“Ｌ”となりてカウンタ４
はカウントを停止するため、割込要求信号ＳＥＴｍが“
Ｈ”に復帰するまで割込要求信号５ＥＴｓに対応する装
置は待機状態となる。
Ｃｍが有効回線Ｖへ選択的に接続されるとともに、確認
信号ＲＤＹ鵞−一致信号ｄが“Ｌ”となりてカウンタ４
はカウントを停止するため、割込要求信号ＳＥＴｍが“
Ｈ”に復帰するまで割込要求信号５ＥＴｓに対応する装
置は待機状態となる。
以下、同様な動作が繰シ返される０
前述のように、複数の割込要求信号ＳＥＴが並行してラ
ンダムに“Ｌ″となっても衝突を起こすことなく、回線
Ｃを順次有効回線Ｖへ接続することができる。
ンダムに“Ｌ″となっても衝突を起こすことなく、回線
Ｃを順次有効回線Ｖへ接続することができる。
なお、上記実施例ではサイクリック信号発生回路１をク
ロックジェネレータ２．ＡＮＤゲート回路３．カウンタ
４およびデコーダ５で構成した例を示したが、サイクリ
ック信号Ｃを出力するように、例えばシフトレジスタ等
を用いて構成してもよい０ また、サイクリック信号Ｃ２割込要求信号ＳＥＴおよび
確認信号ＲＤＹは“Ｌ″を有意として説明したが ＭＨ
″を有意とした回路構成としてもよい。
ロックジェネレータ２．ＡＮＤゲート回路３．カウンタ
４およびデコーダ５で構成した例を示したが、サイクリ
ック信号Ｃを出力するように、例えばシフトレジスタ等
を用いて構成してもよい０ また、サイクリック信号Ｃ２割込要求信号ＳＥＴおよび
確認信号ＲＤＹは“Ｌ″を有意として説明したが ＭＨ
″を有意とした回路構成としてもよい。
さらに、有効回線Ｖを回線Ｃ１〜Ｃｎで共通に使用する
場合で説明したが、有効回線■を争奪するもの等にも適
用できることはいうまでもない。
場合で説明したが、有効回線■を争奪するもの等にも適
用できることはいうまでもない。
以上のように、この発明によれば、信号選択回路をサイ
クリック信号発生回路と、簡単な一致検出回路とで構成
したので、信号選択回路の簡略化、かつ、小形化が図れ
るとともに、安価になるという優れた効果がある。
クリック信号発生回路と、簡単な一致検出回路とで構成
したので、信号選択回路の簡略化、かつ、小形化が図れ
るとともに、安価になるという優れた効果がある。
第１図はこの発明の一実施例による信号切換回路を示す
回路図、第２図は第１図における各信号のタイミングを
示すタイムチャート、第３図は従来の信号切換回路を示
すブロック図である。 図において、１はサイクリック信号発生回路、２はクロ
ックジェネレータ、３はＡＮＤゲート回路、４はカウン
タ、５はデコーダ、６はＯＲゲート回路、７はＡＮＤゲ
ート回路を示す。 なお、図中、同一符号は同一、または相当部分を示す。
回路図、第２図は第１図における各信号のタイミングを
示すタイムチャート、第３図は従来の信号切換回路を示
すブロック図である。 図において、１はサイクリック信号発生回路、２はクロ
ックジェネレータ、３はＡＮＤゲート回路、４はカウン
タ、５はデコーダ、６はＯＲゲート回路、７はＡＮＤゲ
ート回路を示す。 なお、図中、同一符号は同一、または相当部分を示す。
Claims (2)
- （１）サイクリック信号を発生するサイクリック信号発
生回路と、割込要求信号、前記サイクリック信号の一致
を検出する前記割込要求信号に対応させて設けられてい
る複数の第１の一致検出回路と、この複数の第１の一致
検出回路の出力信号が一致したとき、前記サイクリック
信号発生回路へ前記サイクリック信号を出力させるため
の一致信号を供給する第２の一致検出回路とを備えた信
号選択回路。 - （２）サイクリック信号発生回路は、クロックジェネレ
ータを用いて構成されていることを特徴とする特許請求
の範囲第（１）項記載の信号選択回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62060093A JPS63227152A (ja) | 1987-03-17 | 1987-03-17 | 信号選択回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62060093A JPS63227152A (ja) | 1987-03-17 | 1987-03-17 | 信号選択回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63227152A true JPS63227152A (ja) | 1988-09-21 |
Family
ID=13132127
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62060093A Pending JPS63227152A (ja) | 1987-03-17 | 1987-03-17 | 信号選択回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63227152A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54161204A (en) * | 1978-06-09 | 1979-12-20 | Nec Corp | Communication processor |
| JPS55121763A (en) * | 1979-03-13 | 1980-09-19 | Fujitsu Ltd | Circuit scanning process system for communication control unit |
-
1987
- 1987-03-17 JP JP62060093A patent/JPS63227152A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54161204A (en) * | 1978-06-09 | 1979-12-20 | Nec Corp | Communication processor |
| JPS55121763A (en) * | 1979-03-13 | 1980-09-19 | Fujitsu Ltd | Circuit scanning process system for communication control unit |
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