JPS63228086A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPS63228086A JPS63228086A JP61222646A JP22264686A JPS63228086A JP S63228086 A JPS63228086 A JP S63228086A JP 61222646 A JP61222646 A JP 61222646A JP 22264686 A JP22264686 A JP 22264686A JP S63228086 A JPS63228086 A JP S63228086A
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- circuit
- digital
- output
- test
- terminals
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/3167—Testing of combined analog and digital circuits
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- General Physics & Mathematics (AREA)
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- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
本発明は半導体集積回路であって、選択回路とスイッチ
回路とを有することによりテスト時にディジタルデータ
を外部に出力してディジタル回路のファンクションテス
トを容易とする。
回路とを有することによりテスト時にディジタルデータ
を外部に出力してディジタル回路のファンクションテス
トを容易とする。
本発明は半導体集積回路に関し、ディジタル回路とＤ／
Ａ変換器とを内蔵しアナログ信号を出力する半導体集積
回路に関する。
Ａ変換器とを内蔵しアナログ信号を出力する半導体集積
回路に関する。
従来より各種ディジタル回路とＤ／Ａ変換器とを内蔵し
、このディジタル回路で処即されたディジタル信号をア
ナログ信号に変換して外部に出力する半導体集積回路が
ある。
、このディジタル回路で処即されたディジタル信号をア
ナログ信号に変換して外部に出力する半導体集積回路が
ある。
上記の半導体回路は、製造時に誤動作なく正常に動作す
るかどうかテストする必要がある。
るかどうかテストする必要がある。
従来、上記の半導体集積回路はその製造時にテスタに接
続し、テスタが発生するテストデータを半導体集積回路
に供給し、このテストデータに応じた出力信号が得られ
るかどうかを判定するファンクションテストを行なって
いる。
続し、テスタが発生するテストデータを半導体集積回路
に供給し、このテストデータに応じた出力信号が得られ
るかどうかを判定するファンクションテストを行なって
いる。
しかし、上記の半導体集積回路はアナログ信号を出力す
るため、ディジタル回路の各部をテストするとぎ、出力
アナログ信号のレベルにより上記ディジタル回路の各部
が正常に動作しているかどうかを判定しなければならな
い。
るため、ディジタル回路の各部をテストするとぎ、出力
アナログ信号のレベルにより上記ディジタル回路の各部
が正常に動作しているかどうかを判定しなければならな
い。
このため、Ｄ／Ａ変換されるディジタルデータのビット
数が大なる場合には出力アナログ信号の階調が多いため
、出力アナログ信号のレベル判別が困難で、ディジタル
回路部分のファンクションテストの実施が難しいという
問題点があった。
数が大なる場合には出力アナログ信号の階調が多いため
、出力アナログ信号のレベル判別が困難で、ディジタル
回路部分のファンクションテストの実施が難しいという
問題点があった。
本発明は、このような点に鑑みてなされたものであり、
ディジタル回路のファンクションテストを容易に行なう
ことが可能な半導体集積回路を提供することを目的とす
る。
ディジタル回路のファンクションテストを容易に行なう
ことが可能な半導体集積回路を提供することを目的とす
る。
本発明の半導体集積回路はディジタル回路（１０）と、
このディジタル回路（１０）よりのディジタルデータを
アナログ信号に変換して外部に出力するＤ／Ａ変換器（
１２，１３，１４）とを内蔵しており、 テスト時にディジタル回路（１０）よりＤ／Ａ変ＩＩＡ
器（１２，１３，１４）に供給されるディジタルデータ
の一部又は全部である所定数のビットを順次選択して取
り出す選択手段〈１５ａ〜１５ｄ。
このディジタル回路（１０）よりのディジタルデータを
アナログ信号に変換して外部に出力するＤ／Ａ変換器（
１２，１３，１４）とを内蔵しており、 テスト時にディジタル回路（１０）よりＤ／Ａ変ＩＩＡ
器（１２，１３，１４）に供給されるディジタルデータ
の一部又は全部である所定数のビットを順次選択して取
り出す選択手段〈１５ａ〜１５ｄ。
１６ａ 〜１６ｄ、 １７ａ 〜１７ｄ）と、テスト時
に選択手段（１５ａ 〜１５ｄ、１６ａ〜１６ｄ、１７
ａ〜１７ｄ）で取り出された所定数のビットを少なくと
もアナログ信号の出力端子（２４，２５，２６）を含む
所定数の端子から非テスト時の出力信号に代えて外部に
出力せしめるスイッチ手段（２０〜２３）とを有する。
に選択手段（１５ａ 〜１５ｄ、１６ａ〜１６ｄ、１７
ａ〜１７ｄ）で取り出された所定数のビットを少なくと
もアナログ信号の出力端子（２４，２５，２６）を含む
所定数の端子から非テスト時の出力信号に代えて外部に
出力せしめるスイッチ手段（２０〜２３）とを有する。
本発明においては、テスト時に所定数の端子よりディジ
タル回路の出力するディジタルデータの一部又は全部が
出力される。このディジタルデータにより上記ディジタ
ル回路の動作が正常であるかどうかを判定され、アナロ
グ信号のレベル判別の必要がない。
タル回路の出力するディジタルデータの一部又は全部が
出力される。このディジタルデータにより上記ディジタ
ル回路の動作が正常であるかどうかを判定され、アナロ
グ信号のレベル判別の必要がない。
第１図は本発明になる半導体ＩＩ積回路の一実施例の回
路構成図を示す。同図中、１０はディジタル回路である
。ディジタル回路は例えばレジスタ。
路構成図を示す。同図中、１０はディジタル回路である
。ディジタル回路は例えばレジスタ。
演算回路、カラールックアラ、ブチ−プル（以下ｒｃＬ
ＵＴＪという）等で構成される画像処理用の回路であり
、端子１１＋〜１１ηに例えばＣＰＵからアドレス、画
像データ、！制御信号等を供給されて、画像データの演
算処理を行ない、得られた画像データをＣＬＵＴで各３
ビツトの赤、緑。
ＵＴＪという）等で構成される画像処理用の回路であり
、端子１１＋〜１１ηに例えばＣＰＵからアドレス、画
像データ、！制御信号等を供給されて、画像データの演
算処理を行ない、得られた画像データをＣＬＵＴで各３
ビツトの赤、緑。
前夫々の原色データに変換して出力する。
ディジタル回路１０より出力される３ビツトＲｏ 、Ｒ
＋ 、Ｒ２の赤の原色データはＤ／Ａ変換器１２に供給
されると共に、原色データの各ビットＲｏ 、Ｒ＋ 、
Ｒ２は夫々ナンド回路１５ａ。
＋ 、Ｒ２の赤の原色データはＤ／Ａ変換器１２に供給
されると共に、原色データの各ビットＲｏ 、Ｒ＋ 、
Ｒ２は夫々ナンド回路１５ａ。
１６ａ、１７ａに供給される。また、３ビツトＧｏ 、
Ｇ＋ 、Ｇ２の緑の原色データはＤ／Ａ変換器１３に供
給され、各ビットＧｏ 、Ｇ＋ 、Ｇ２は夫々ナンド回
路１５ｂ、１６ｂ、１７ｂに供給され、また、３ビツト
Ｂｏ 、Ｂ＋ 、Ｂ２の高の原色データはＤ／Ａ変換器
１４に供給され各ビットＢｏ 、Ｂ＋ 、Ｂｚは夫々ナ
ンド回路１５Ｃ，１６Ｃ。
Ｇ＋ 、Ｇ２の緑の原色データはＤ／Ａ変換器１３に供
給され、各ビットＧｏ 、Ｇ＋ 、Ｇ２は夫々ナンド回
路１５ｂ、１６ｂ、１７ｂに供給され、また、３ビツト
Ｂｏ 、Ｂ＋ 、Ｂ２の高の原色データはＤ／Ａ変換器
１４に供給され各ビットＢｏ 、Ｂ＋ 、Ｂｚは夫々ナ
ンド回路１５Ｃ，１６Ｃ。
１７ｃに供給される。
Ｄ／Ａ変換器１２．１３．１４夫々は供給される原色デ
ータをアナログの原色信号ｒ、ｇ、ｂ夫々にＤ／Ａ変換
する。原色信号ｒ、ｇ、ｂ夫々はスイッチ２１，２２．
２３夫々の端子■に供給される。
ータをアナログの原色信号ｒ、ｇ、ｂ夫々にＤ／Ａ変換
する。原色信号ｒ、ｇ、ｂ夫々はスイッチ２１，２２．
２３夫々の端子■に供給される。
テストコントロール回路１８は端子１９より入来する制
菌信号により半導体集積回路のテストを指示されたとき
、テストモード信号ＴＩ、Ｔ２゜Ｔ３を生成する。
菌信号により半導体集積回路のテストを指示されたとき
、テストモード信号ＴＩ、Ｔ２゜Ｔ３を生成する。
このテストモード信号Ｔ＋ 、Ｔ２ 、Ｔ３は各３ビツ
トの原色データＲｏ 〜Ｒ２，Ｇｏ −Ｇ２ 。
トの原色データＲｏ 〜Ｒ２，Ｇｏ −Ｇ２ 。
Ｂｏ＝Ｂｚのうちのいずれの原色データを出力するかを
指示する信号であり、第２図（Ａ）、（Ｂ）、（Ｃ）夫
々に示す如く信号Ｔ＋ 、Ｔ２．７ａはいずれか−の信
号がＨレベルであるとき、他の信号はＬレベルとされて
いる。上記のテストモード信号Ｔ１はナンド回路１５ａ
、１６ａ、１７ａ及びオア回路２０に供給され、テスト
モード信号Ｔ２はナンド回路１５ｂ、１６ｂ、１７ｂ及
びオア回路２０に供給され、テストモード信号Ｔ３はナ
ンド回路１５ｃ、１６ｃ、１７ｃ及びオア回路２０に供
給される。
指示する信号であり、第２図（Ａ）、（Ｂ）、（Ｃ）夫
々に示す如く信号Ｔ＋ 、Ｔ２．７ａはいずれか−の信
号がＨレベルであるとき、他の信号はＬレベルとされて
いる。上記のテストモード信号Ｔ１はナンド回路１５ａ
、１６ａ、１７ａ及びオア回路２０に供給され、テスト
モード信号Ｔ２はナンド回路１５ｂ、１６ｂ、１７ｂ及
びオア回路２０に供給され、テストモード信号Ｔ３はナ
ンド回路１５ｃ、１６ｃ、１７ｃ及びオア回路２０に供
給される。
ナンド回路１５ａ〜１５ｃ夫々の出力はプント回路１５
ｄに供給され、ナンド回路１５ｄの出力はスイッチ２１
の端子■に供給される。同様にナンド回路１６ａ 〜１
６ｃ、 １７ａ 〜１７ｃ夫々の出力はナンド回路１６
ｄ、１７ｄ夫々に供給され、ナンド回路１５ｄ、１７ｄ
夫々の出力はスイッチ２２．２３夫々の端子■に供給さ
れる。オア回路２０の出力は制郊信号としてスイッチ２
１．２２゜２３夫々に供給される。
ｄに供給され、ナンド回路１５ｄの出力はスイッチ２１
の端子■に供給される。同様にナンド回路１６ａ 〜１
６ｃ、 １７ａ 〜１７ｃ夫々の出力はナンド回路１６
ｄ、１７ｄ夫々に供給され、ナンド回路１５ｄ、１７ｄ
夫々の出力はスイッチ２２．２３夫々の端子■に供給さ
れる。オア回路２０の出力は制郊信号としてスイッチ２
１．２２゜２３夫々に供給される。
スイッチ２１〜２３夫々は制御信号がＬレベルのとき夫
々の端子１に入来する信号を取り出し、Ｈレベルのとき
夫々の端子■に入来する信号を取り出し、端子２４，２
５．２６夫々より出力する。
々の端子１に入来する信号を取り出し、Ｈレベルのとき
夫々の端子■に入来する信号を取り出し、端子２４，２
５．２６夫々より出力する。
ところで、第１図に示す回路全体は半導体集積化され、
端子１１１〜１１Ｔ＋ 、１９．２４〜２６が外部に導
出されている。
端子１１１〜１１Ｔ＋ 、１９．２４〜２６が外部に導
出されている。
上記のナンド回路１５ａ〜１５ｄ、１６ａ〜１６ｄ、１
７ａ〜１７ｄで選択手段が構成され、オア回路２０及び
スイッチ２１〜２３でスイッチ手段が構成されている。
７ａ〜１７ｄで選択手段が構成され、オア回路２０及び
スイッチ２１〜２３でスイッチ手段が構成されている。
ここで、テスト時においては、テストモード信号Ｔ１が
Ｈレベルの期間とナンド回路１５ａ。
Ｈレベルの期間とナンド回路１５ａ。
１５ａ、１７ａがアクティブとなって赤の原色データＲ
ｏ 、Ｒ＋ 、Ｒ２夫々がナンド回路１５ｄ。
ｏ 、Ｒ＋ 、Ｒ２夫々がナンド回路１５ｄ。
１６ｄ、１７ｄよりスイッチ２１，２２．２３夫々を介
して端子２４，２５．２６夫々より出力される。また、
同様にしてテスト土−ド信号Ｔ２がＨレベルの期間に緑
の原色データＧｏ 、Ｇ＋ 。
して端子２４，２５．２６夫々より出力される。また、
同様にしてテスト土−ド信号Ｔ２がＨレベルの期間に緑
の原色データＧｏ 、Ｇ＋ 。
Ｇ２夫々がナンド回路１５ｂ、１６ｂ、１７ｂ夫々を通
り、ナンド回路１５ｄ〜１７ｄ、及びスイッチ２１〜２
３夫々を介して端子２４〜２６夫々より出力され、テス
ト［−ド信号Ｔ３がＨレベルの期間に青の原色データＢ
。、Ｂ＋ 、Ｂ２夫々がナンド回路１５ｃ、１６ｃ、１
７ｃ夫々を通り、ナンド回路１５ｄ〜１７ｄ及びスイッ
チ２１〜２３夫々を介して端子２４〜２６夫々より出力
される。
り、ナンド回路１５ｄ〜１７ｄ、及びスイッチ２１〜２
３夫々を介して端子２４〜２６夫々より出力され、テス
ト［−ド信号Ｔ３がＨレベルの期間に青の原色データＢ
。、Ｂ＋ 、Ｂ２夫々がナンド回路１５ｃ、１６ｃ、１
７ｃ夫々を通り、ナンド回路１５ｄ〜１７ｄ及びスイッ
チ２１〜２３夫々を介して端子２４〜２６夫々より出力
される。
テストが終了するとテストモード信号Ｔ＋。
Ｔｚ 、Ｔ３は全てＬレベルとなるのでＤ／Ａ変換器１
２，１３．１４夫々の出力する原色信号ｒ。
２，１３．１４夫々の出力する原色信号ｒ。
ｑ、ｂがスイッチ２１〜２３夫々を介して端子２４〜２
６夫々より出力用される。
６夫々より出力用される。
このように、非テスト時にアナログの原色信号ｒ、ｇ、
ｂ夫々が出力される端子２４，２５゜２６夫々から、テ
スト時にはディジタルの原色データＲｏ ＝Ｒ２，Ｇｏ
−Ｇ２ 、Ｂｏ 〜８２が時系列的に出力される。従
って、テスタでは被テスト回路である半導体集積回路の
出力信号のレベル判別が不要であり、Ｄ／Ａ変換される
ディジタルデータのビット数が大であっても容易にファ
ンクションテストを行なうことができる。
ｂ夫々が出力される端子２４，２５゜２６夫々から、テ
スト時にはディジタルの原色データＲｏ ＝Ｒ２，Ｇｏ
−Ｇ２ 、Ｂｏ 〜８２が時系列的に出力される。従
って、テスタでは被テスト回路である半導体集積回路の
出力信号のレベル判別が不要であり、Ｄ／Ａ変換される
ディジタルデータのビット数が大であっても容易にファ
ンクションテストを行なうことができる。
なお、赤、緑、前夫々の原色データのビット数が４以上
である場合には、テスト時に端子２４〜２６に加えて、
同期信号出力用の端子及びＣＲＴ制御信号出力用の端子
等から上記原色データを出力するよう構成しても良い。
である場合には、テスト時に端子２４〜２６に加えて、
同期信号出力用の端子及びＣＲＴ制御信号出力用の端子
等から上記原色データを出力するよう構成しても良い。
なお、ディジタル回路は画像データの処理に限らず、音
声データ等のディジタルデータを処理し、その出力ディ
ジタルデータをＤ／Ａ変換器でアナログの音声信号とし
て出力するものであっても良く、上記実施例に限定され
ない。
声データ等のディジタルデータを処理し、その出力ディ
ジタルデータをＤ／Ａ変換器でアナログの音声信号とし
て出力するものであっても良く、上記実施例に限定され
ない。
上述の如く、本発明の半導体集積回路によれば、ディジ
タル回路の出力するディジタルデータのビット数が大で
あっても、上記ディジタル回路ファンクションコンテス
トを容易に行なうどとができる等の特長を有している。
タル回路の出力するディジタルデータのビット数が大で
あっても、上記ディジタル回路ファンクションコンテス
トを容易に行なうどとができる等の特長を有している。
第１図は本発明になる半導体集積回路の一プ例の回路構
成図、 第２図は第１図承の回路におけるテストモー信号の一実
施例の波形図である。 第１図において、 １０はディジタル回路、 １２〜１４はＤ／Ａ変換器、 １５ａ 〜１５ｄ、１６ａ 〜１６ｄ、１７ａ−１７ｄ
はナンド回路、 １８はテストコントロール回路、 ２０はオア回路、 ２１〜２３はスイッチ、 ２４〜２６は端子である。
成図、 第２図は第１図承の回路におけるテストモー信号の一実
施例の波形図である。 第１図において、 １０はディジタル回路、 １２〜１４はＤ／Ａ変換器、 １５ａ 〜１５ｄ、１６ａ 〜１６ｄ、１７ａ−１７ｄ
はナンド回路、 １８はテストコントロール回路、 ２０はオア回路、 ２１〜２３はスイッチ、 ２４〜２６は端子である。
Claims (1)
- 【特許請求の範囲】 ディジタル回路（１０）と、該ディジタル回路（１０）
よりのディジタルデータをアナログ信号に変換して外部
に出力するＤ／Ａ変換器（１２、１３、１４）とを内蔵
する半導体集積回路において、 テスト時に該ディジタル回路（１０）より該Ｄ／Ａ変換
器（１２、１３、１４）に供給されるディジタルデータ
の一部又は全部である所定数のビットを順次選択して取
り出す選択手段（１５ａ〜１５ｄ、１６ａ〜１６ｄ、１
７ａ〜１７ｄ）と、該テスト時に該選択手段（１５ａ〜
１５ｄ、１６ａ〜１６ｄ、１７ａ〜１７ｄ）で取り出さ
れた該所定数のビットを少なくとも該アナログ信号の出
力端子（２４、２５、２６）を含む該所定数の端子から
非テスト時の出力信号に代えて外部に出力せしめるスイ
ッチ手段（２０〜２３）とを有することを特徴とする半
導体集積回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61222646A JPH0695129B2 (ja) | 1986-09-20 | 1986-09-20 | 半導体集積回路 |
| US07/097,891 US4857834A (en) | 1986-09-20 | 1987-09-17 | Semiconductor integrated circuit |
| EP87402082A EP0265304A3 (en) | 1986-09-20 | 1987-09-17 | Testable semiconductor integrated circuit |
| KR1019870010393A KR900007379B1 (ko) | 1986-09-20 | 1987-09-19 | 반도체 집적회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61222646A JPH0695129B2 (ja) | 1986-09-20 | 1986-09-20 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63228086A true JPS63228086A (ja) | 1988-09-22 |
| JPH0695129B2 JPH0695129B2 (ja) | 1994-11-24 |
Family
ID=16785711
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61222646A Expired - Fee Related JPH0695129B2 (ja) | 1986-09-20 | 1986-09-20 | 半導体集積回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4857834A (ja) |
| EP (1) | EP0265304A3 (ja) |
| JP (1) | JPH0695129B2 (ja) |
| KR (1) | KR900007379B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08330431A (ja) * | 1995-05-31 | 1996-12-13 | Nec Corp | 半導体集積回路 |
| CN106990350A (zh) * | 2016-11-29 | 2017-07-28 | 珠海市微半导体有限公司 | 内部带有模数转换接口芯片的量产测试模块及方法 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5717697A (en) * | 1990-06-27 | 1998-02-10 | Texas Instruments Incorporated | Test circuits and methods for integrated circuit having memory and non-memory circuits by accumulating bits of a particular logic state |
| JP3563750B2 (ja) * | 1992-10-16 | 2004-09-08 | テキサス インスツルメンツ インコーポレイテツド | アナログ回路のための走査に基づく試験 |
| US6101457A (en) * | 1992-10-29 | 2000-08-08 | Texas Instruments Incorporated | Test access port |
| DE4309789A1 (de) * | 1993-03-25 | 1994-09-29 | Siemens Ag | Prüfanordnung für einen Analogeingabekanal für eine sicherheitsgerichtete, insbesondere speicherprogrammierbare Steuereinrichtung |
| US6651129B1 (en) * | 1999-07-21 | 2003-11-18 | National Semiconductor Corporation | Apparatus and method for establishing a data communication interface to control and configure an electronic system with analog and digital circuits |
| US8274296B2 (en) * | 2009-11-11 | 2012-09-25 | Advantest Corporation | Test apparatus and electronic device that tests a device under test |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4272721A (en) * | 1978-12-07 | 1981-06-09 | Gte Automatic Electric Laboratories Inc. | Analog-to-digital converter alignment circuit |
| US4417151A (en) * | 1982-03-11 | 1983-11-22 | Distributed Control Systems, Inc. | Universal input-output device |
| JPS58158566A (ja) * | 1982-03-17 | 1983-09-20 | Hitachi Ltd | 検査装置 |
| US4441183A (en) * | 1982-03-22 | 1984-04-03 | Western Electric Company, Inc. | Apparatus for testing digital and analog circuits |
| DE3305547A1 (de) * | 1983-02-18 | 1984-08-23 | Philips Patentverwaltung Gmbh, 2000 Hamburg | Schaltungsanordnung zum digitalen umwandeln eines analogen signals |
-
1986
- 1986-09-20 JP JP61222646A patent/JPH0695129B2/ja not_active Expired - Fee Related
-
1987
- 1987-09-17 EP EP87402082A patent/EP0265304A3/en not_active Ceased
- 1987-09-17 US US07/097,891 patent/US4857834A/en not_active Expired - Fee Related
- 1987-09-19 KR KR1019870010393A patent/KR900007379B1/ko not_active Expired
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08330431A (ja) * | 1995-05-31 | 1996-12-13 | Nec Corp | 半導体集積回路 |
| CN106990350A (zh) * | 2016-11-29 | 2017-07-28 | 珠海市微半导体有限公司 | 内部带有模数转换接口芯片的量产测试模块及方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR900007379B1 (ko) | 1990-10-08 |
| KR880004651A (ko) | 1988-06-07 |
| EP0265304A3 (en) | 1990-07-04 |
| EP0265304A2 (en) | 1988-04-27 |
| US4857834A (en) | 1989-08-15 |
| JPH0695129B2 (ja) | 1994-11-24 |
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