JPH08330431A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH08330431A JPH08330431A JP7133693A JP13369395A JPH08330431A JP H08330431 A JPH08330431 A JP H08330431A JP 7133693 A JP7133693 A JP 7133693A JP 13369395 A JP13369395 A JP 13369395A JP H08330431 A JPH08330431 A JP H08330431A
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- macrocell
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Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 8
- 238000012360 testing method Methods 0.000 claims abstract description 50
- 238000006243 chemical reaction Methods 0.000 claims description 19
- 238000010586 diagram Methods 0.000 description 5
- 230000007547 defect Effects 0.000 description 3
- 230000002950 deficient Effects 0.000 description 3
- 101100107608 Arabidopsis thaliana ABCC4 gene Proteins 0.000 description 1
- 101150001406 EST3 gene Proteins 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 238000010998 test method Methods 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【目的】デジタルマクロセルとアナログマクロセルを有
する半導体集積回路で、ユーザーロジックを含む全デジ
タル回路の試験を可能とすることによって試験時間を短
縮することを目的とする。 【構成】図１にアナログマクロとしてアナログデジタル
変換器を使用した場合のＩＣ全体の接続を示す。図１の
様に、複数のデジタルマクロ４，５とユーザーロジック
２Ａ／Ｄ変換器マクロ３で構成されるＩＣにおいて、Ａ
／Ｄマクロ以外は全て通常動作状態にし、Ａ／Ｄマクロ
のテスト端子（ＴＥＳＴ３）をハイレベルとし、Ａ／Ｄ
マクロのデジタルデータ出力端子３０２にＩＣ外部端子
と接続される端子（ＡＴＢＵＳ）から直接デジタルデー
タ信号を入力する状態に設定することで、Ａ／Ｄ変換器
マクロを除く全デジタル回路の試験を行なう。
する半導体集積回路で、ユーザーロジックを含む全デジ
タル回路の試験を可能とすることによって試験時間を短
縮することを目的とする。 【構成】図１にアナログマクロとしてアナログデジタル
変換器を使用した場合のＩＣ全体の接続を示す。図１の
様に、複数のデジタルマクロ４，５とユーザーロジック
２Ａ／Ｄ変換器マクロ３で構成されるＩＣにおいて、Ａ
／Ｄマクロ以外は全て通常動作状態にし、Ａ／Ｄマクロ
のテスト端子（ＴＥＳＴ３）をハイレベルとし、Ａ／Ｄ
マクロのデジタルデータ出力端子３０２にＩＣ外部端子
と接続される端子（ＡＴＢＵＳ）から直接デジタルデー
タ信号を入力する状態に設定することで、Ａ／Ｄ変換器
マクロを除く全デジタル回路の試験を行なう。
Description
【０００１】
【産業上の利用分野】本発明は、アナログマクロを搭載
したセルベースＩＣに関し、特にその試験方法に関す
る。
したセルベースＩＣに関し、特にその試験方法に関す
る。
【０００２】
【従来の技術】従来のマクロセルを用いたＩＣ１は、図
８に示すようにユーザーロジック２とＡ／Ｄマクロセル
３、マクロセル４およびマクロセル５を有している。マ
クロセル４，５は、ｃｐｕやメモリや乗算器等のデジタ
ル機能を有しるマクロである。
８に示すようにユーザーロジック２とＡ／Ｄマクロセル
３、マクロセル４およびマクロセル５を有している。マ
クロセル４，５は、ｃｐｕやメモリや乗算器等のデジタ
ル機能を有しるマクロである。
【０００３】このようにいくつかのファンクションブロ
ックを組合せて成るＩＣはセルベースＩＣと言われる。
一般にこのようなセルベースＩＣにおいては、ＩＣ全体
の動作を試験すると同時に、各ファンクションブロック
毎の試験も行なっている。図８に示すようにマイクロセ
ル４，５は入出力信号端子（ＢＵＳ）４０１，４０５と
出力専用端子（ＯＵＴ）４０２，５０２、入力専用端子
（ＩＮ）４０３，５０３、テスト用入出力端子（ＴＢＵ
Ｓ）４０４，５０４、テストモード制御用端子（ＴＥＳ
Ｔ１，ＴＥＳＴ２）４０５，５０５、４０６，５０６を
有する。図９にテストモードの真理値表を示す。
ックを組合せて成るＩＣはセルベースＩＣと言われる。
一般にこのようなセルベースＩＣにおいては、ＩＣ全体
の動作を試験すると同時に、各ファンクションブロック
毎の試験も行なっている。図８に示すようにマイクロセ
ル４，５は入出力信号端子（ＢＵＳ）４０１，４０５と
出力専用端子（ＯＵＴ）４０２，５０２、入力専用端子
（ＩＮ）４０３，５０３、テスト用入出力端子（ＴＢＵ
Ｓ）４０４，５０４、テストモード制御用端子（ＴＥＳ
Ｔ１，ＴＥＳＴ２）４０５，５０５、４０６，５０６を
有する。図９にテストモードの真理値表を示す。
【０００４】テストモード制御用端子ＴＥＳＴ１がＬＯ
Ｗの時、マクロセルは通常動作状態にあり、テスト用以
外の端子は全て有効状態となる。ＴＥＳＴ１がＨＩＧＨ
の時、マクロセルはテストモード状態に切換り、テスト
用以外の端子は全て無効となり、（但しアナログ端子を
除く）他の回路と切離される。この状態において、もう
１つのテストモード制御信号ＴＥＳＴ２がＬＯＷの時、
そのマクロセルはテスト用入出力バスからも切離される
が、ＴＥＳＴ２がＨＩＧＨの時、テスト用入出力バス
（ＴＢＵＳ）は有効となり、マクロセルは外部端子１０
４を介して単体で試験することが可能となる。Ａ／Ｄマ
クロセル３においても同様に、Ａ／Ｄ変換器は外部端子
１０１からアナログ信号を入力し、テスト用入出力バス
を介してＡ／Ｄ変換器単体の試験を行なうことが可能と
なる。
Ｗの時、マクロセルは通常動作状態にあり、テスト用以
外の端子は全て有効状態となる。ＴＥＳＴ１がＨＩＧＨ
の時、マクロセルはテストモード状態に切換り、テスト
用以外の端子は全て無効となり、（但しアナログ端子を
除く）他の回路と切離される。この状態において、もう
１つのテストモード制御信号ＴＥＳＴ２がＬＯＷの時、
そのマクロセルはテスト用入出力バスからも切離される
が、ＴＥＳＴ２がＨＩＧＨの時、テスト用入出力バス
（ＴＢＵＳ）は有効となり、マクロセルは外部端子１０
４を介して単体で試験することが可能となる。Ａ／Ｄマ
クロセル３においても同様に、Ａ／Ｄ変換器は外部端子
１０１からアナログ信号を入力し、テスト用入出力バス
を介してＡ／Ｄ変換器単体の試験を行なうことが可能と
なる。
【０００５】図１０はアナログマクロとしてＤ／Ａ変換
器マクロ６を使用した場合のＩＣの接続を示す。アナロ
グマクロがＤ／Ａ変換器の場合、Ａ／Ｄ変換器における
アナログ入力ＡＩＮが無くなる代りにアナログ出力ＡＯ
ＵＴが外部端子１０１と接続される。各テストモードに
ついてはＡ／Ｄマクロと全く同様に行なうことができ
る。
器マクロ６を使用した場合のＩＣの接続を示す。アナロ
グマクロがＤ／Ａ変換器の場合、Ａ／Ｄ変換器における
アナログ入力ＡＩＮが無くなる代りにアナログ出力ＡＯ
ＵＴが外部端子１０１と接続される。各テストモードに
ついてはＡ／Ｄマクロと全く同様に行なうことができ
る。
【０００６】
【発明が解決しようとする課題】この従来のセルベース
ＩＣでは、アナログマクロセルを含むため、不良が生じ
た場合、不良箇所がアナログマクロで生じているか、ユ
ーザーロジックで生じているかの切り分けをアナログマ
クロの試験をしなければ特定できなかった。このため、
試験に要する時間が非常に長くなるという問題点があっ
た。また、不良箇所を特定する場合、入力又は出力信号
にアナログ信号を含むため、解析が困難であるという問
題があった。
ＩＣでは、アナログマクロセルを含むため、不良が生じ
た場合、不良箇所がアナログマクロで生じているか、ユ
ーザーロジックで生じているかの切り分けをアナログマ
クロの試験をしなければ特定できなかった。このため、
試験に要する時間が非常に長くなるという問題点があっ
た。また、不良箇所を特定する場合、入力又は出力信号
にアナログ信号を含むため、解析が困難であるという問
題があった。
【０００７】本発明は、この点を解決するため、ＩＣの
アナログマクロを除くデジタル部全体の試験を可能なら
しめるものである。
アナログマクロを除くデジタル部全体の試験を可能なら
しめるものである。
【０００８】また、セルベースＩＣにおいては、マクロ
セルを組み合せてＩＣを構成するが、設計からＩＣ化ま
での期間を可能な限り短縮する必要がある。このため、
上記のアナログマクロを除くデジタル部全体のテストモ
ードを各マクロに標準的に作り込んでおくことによって
設計フローを標準化し、設計期間を短縮することが必要
であった。
セルを組み合せてＩＣを構成するが、設計からＩＣ化ま
での期間を可能な限り短縮する必要がある。このため、
上記のアナログマクロを除くデジタル部全体のテストモ
ードを各マクロに標準的に作り込んでおくことによって
設計フローを標準化し、設計期間を短縮することが必要
であった。
【０００９】
【課題を解決するための手段】本発明の半導体集積回路
は、複数のデジタルマクロセルと、ユーザーロジック回
路と、アナログデジタル変換マクロセルから構成され、
前記Ａ−Ｄ変換マクロセルのＡ−Ｄ変換結果出力信号
を、前記Ａ−Ｄ変換マクロセルを介さずに外部入力端子
から直接入力し、前記Ａ−Ｄ変換マクロセルを除く前記
複数のデジタルマクロセルと前記ユーザーロジック回路
の動作を試験するモードを有する。
は、複数のデジタルマクロセルと、ユーザーロジック回
路と、アナログデジタル変換マクロセルから構成され、
前記Ａ−Ｄ変換マクロセルのＡ−Ｄ変換結果出力信号
を、前記Ａ−Ｄ変換マクロセルを介さずに外部入力端子
から直接入力し、前記Ａ−Ｄ変換マクロセルを除く前記
複数のデジタルマクロセルと前記ユーザーロジック回路
の動作を試験するモードを有する。
【００１０】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【００１１】図１は、本発明の一実施例のセルベースＩ
Ｃの構成図である。
Ｃの構成図である。
【００１２】本実施例と従来例（図８）との違いはＡ／
Ｄマクロセル３とＩＣ全体の端子１０７，１０８のみで
あるので従来例の重複する部分の説明は省略する。Ａ／
Ｄマクロセル３は、従来例のＡ／Ｄマクロセルに対し
て、第３のテストモード制御端子（ＴＥＳＴ３）３０７
と、第２のテスト用入出力端子（ＡＴＢＵＳ）３０８が
加えられている。入出力端子３０８はＡ／Ｄマクロの場
合入力専用端子である。
Ｄマクロセル３とＩＣ全体の端子１０７，１０８のみで
あるので従来例の重複する部分の説明は省略する。Ａ／
Ｄマクロセル３は、従来例のＡ／Ｄマクロセルに対し
て、第３のテストモード制御端子（ＴＥＳＴ３）３０７
と、第２のテスト用入出力端子（ＡＴＢＵＳ）３０８が
加えられている。入出力端子３０８はＡ／Ｄマクロの場
合入力専用端子である。
【００１３】図２にテストモードの真理値表を示す。
【００１４】テストモードは全部で４状態ある（実使用
状態も含む）。
状態も含む）。
【００１５】ＴＥＳＴ１，ＴＥＳＴ３が共に０の時、実
使用状態となり、ＴＢＵＳはハイインピーダンス、ＡＴ
ＢＵＳは無効となる。ＴＥＳＴ１でＴＥＳＴ２が１の
時、Ａ／Ｄマクロを含む全マクロセルが周辺回路から切
離され、Ａ／Ｄ変換器マクロ単体は、テストバス（ＴＢ
ＵＳ）を用いて試験することが可能となる。
使用状態となり、ＴＢＵＳはハイインピーダンス、ＡＴ
ＢＵＳは無効となる。ＴＥＳＴ１でＴＥＳＴ２が１の
時、Ａ／Ｄマクロを含む全マクロセルが周辺回路から切
離され、Ａ／Ｄ変換器マクロ単体は、テストバス（ＴＢ
ＵＳ）を用いて試験することが可能となる。
【００１６】ＴＥＳＴ１が１で、ＴＥＳＴ２が０の時、
全てのマクロセルが周辺と切離され、ＴＥＳＴ２が１の
マクロセルがテストバス（ＴＢＵＳ）を介してマクロ単
体テストが可能となる。以上のモードが従来のマクロセ
ルのテストモードであった。
全てのマクロセルが周辺と切離され、ＴＥＳＴ２が１の
マクロセルがテストバス（ＴＢＵＳ）を介してマクロ単
体テストが可能となる。以上のモードが従来のマクロセ
ルのテストモードであった。
【００１７】ＴＥＳＴ１が０、ＴＥＳＴ３が１の時、Ａ
／Ｄ変換器マクロセルを除く全ロジック回路のテスト状
態となる。この時、Ａ／Ｄマクロセルのアナログ端子は
全て無効となり、Ａ／Ｄの出力に直接接続されるＡＴＢ
ＵＳと、通常使用されるデジタル入出力端子が有効とな
る。
／Ｄ変換器マクロセルを除く全ロジック回路のテスト状
態となる。この時、Ａ／Ｄマクロセルのアナログ端子は
全て無効となり、Ａ／Ｄの出力に直接接続されるＡＴＢ
ＵＳと、通常使用されるデジタル入出力端子が有効とな
る。
【００１８】図３〜図６に各モードにおける回路の接続
状態を示す。
状態を示す。
【００１９】図７は本発明の第２の実施例である。図７
は、第１の実施例において、アナログマクロがＤ／Ａ変
換器の場合である。この場合、Ｄ／Ａマクロセル６のア
ナログ出力端子ＡＯＵＴが、第１の実施例におけるＡ／
Ｄマクロセル３のアナログ入力端子ＡＩＮと置き換わっ
た状態であるが、その点を除いて、全ての試験モードは
全く同様に行なうことができる。但し、この場合ＡＴＢ
ＵＳは入力端子としてではなく、Ｄ／Ａ変換器の入力デ
ータをそのまま出力する端子として用いられる。
は、第１の実施例において、アナログマクロがＤ／Ａ変
換器の場合である。この場合、Ｄ／Ａマクロセル６のア
ナログ出力端子ＡＯＵＴが、第１の実施例におけるＡ／
Ｄマクロセル３のアナログ入力端子ＡＩＮと置き換わっ
た状態であるが、その点を除いて、全ての試験モードは
全く同様に行なうことができる。但し、この場合ＡＴＢ
ＵＳは入力端子としてではなく、Ｄ／Ａ変換器の入力デ
ータをそのまま出力する端子として用いられる。
【００２０】
【発明の効果】以上説明したように本発明は、デジタル
マクロセル及びユーザーロジックに加えてアナログマク
ロセルを搭載するセルベースＩＣにおいて、アナログマ
クロセルを除く、全デジタル回路のテストを行なうモー
ドを実現したことによって、ＩＣで不良が生じた場合
に、不良箇所がデジタル回路にあるかあるいはアナログ
回路にあるかを識別することが可能となった。
マクロセル及びユーザーロジックに加えてアナログマク
ロセルを搭載するセルベースＩＣにおいて、アナログマ
クロセルを除く、全デジタル回路のテストを行なうモー
ドを実現したことによって、ＩＣで不良が生じた場合
に、不良箇所がデジタル回路にあるかあるいはアナログ
回路にあるかを識別することが可能となった。
【００２１】これによって、従来アナログテストを含む
テストを行なわなければならなかった試験を先ず、デジ
タル部全体だけで行なうことによって不良がデジタルか
アナログかを即座に判定することでテスト時間の大幅な
短縮を行なうことが可能となる。また、ユーザーロジッ
ク分を含む回路をデジタル部だけで観測できるため、ユ
ーザーロジックに不良があった場合の不良モードの特定
が、デジタルテストでできるため、不良解析が簡素化さ
れるという効果を有する。
テストを行なわなければならなかった試験を先ず、デジ
タル部全体だけで行なうことによって不良がデジタルか
アナログかを即座に判定することでテスト時間の大幅な
短縮を行なうことが可能となる。また、ユーザーロジッ
ク分を含む回路をデジタル部だけで観測できるため、ユ
ーザーロジックに不良があった場合の不良モードの特定
が、デジタルテストでできるため、不良解析が簡素化さ
れるという効果を有する。
【図１】本発明の第１の実施例。
【図２】第１の実施例のテストモードの真理値表。
【図３】第１の実施例の通常動作状態の接続図。
【図４】第１の実施例のアナログマクロ単体テスト状態
の接続図。
の接続図。
【図５】第１の実施例のデジタルマクロセル単体テスト
状態の接続図。
状態の接続図。
【図６】第１の実施例のデジタル部全体テスト状態の接
続図。
続図。
【図７】本発明の第２の実施例。
【図８】従来例１。
【図９】従来例のテストモードの真理値表。
【図１０】従来例２。
１ ＩＣ全体 ２ ユーザーロジック ３ Ａ／Ｄマクロセル ４，５ マクロセル ６ Ｄ／Ａマクロセル １０１〜１０８ ＩＣの外部端子 ２０１ ユーザーロジック回路へのＩＣ外部からの入
力端子（ＩＮＥＸＴ） ２０２ ユーザーロジック回路からのＩＣ外部への出
力端子（ＯＵＴＥＸＴ） ２０３，２０６，２０８，３０３，４０３，５０３
各ブロックのデジタル入力端子（ＩＮ，ＩＮ１，ＩＮ
２，ＩＮ３） ２０４，２０７，２０９，３０２，４０２，５０２
各ブロックのデジタル出力端子（ＯＵＴ，ＯＵＴ１，Ｏ
ＵＴ２，ＯＵＴ３） ２０５，４０１，５０１ ＩＣ内部の通常使われるバ
スの端子（ＢＵＳ） ３０１ Ａ／Ｄマクロセルのアナログ入力信号端子
（ＡＩＮ） ３０４，４０４，５０４ ＩＣ内部及び外部に接続さ
れるテスト用バス端子（ＴＢＵＳ） ３０５，３０６，３０７．４０５，５０５，５０６
テストモード設定用端子（ＴＥＳＴ１，ＴＥＳＴ２，Ｔ
ＥＳＴ３） ３０８ ロジック回路全体テスト時のデジタル入力又
はデジタル出力端子（ＡＴＢＵＳ） ３０９ Ｄ／Ａマクロアナログ信号出力端子
力端子（ＩＮＥＸＴ） ２０２ ユーザーロジック回路からのＩＣ外部への出
力端子（ＯＵＴＥＸＴ） ２０３，２０６，２０８，３０３，４０３，５０３
各ブロックのデジタル入力端子（ＩＮ，ＩＮ１，ＩＮ
２，ＩＮ３） ２０４，２０７，２０９，３０２，４０２，５０２
各ブロックのデジタル出力端子（ＯＵＴ，ＯＵＴ１，Ｏ
ＵＴ２，ＯＵＴ３） ２０５，４０１，５０１ ＩＣ内部の通常使われるバ
スの端子（ＢＵＳ） ３０１ Ａ／Ｄマクロセルのアナログ入力信号端子
（ＡＩＮ） ３０４，４０４，５０４ ＩＣ内部及び外部に接続さ
れるテスト用バス端子（ＴＢＵＳ） ３０５，３０６，３０７．４０５，５０５，５０６
テストモード設定用端子（ＴＥＳＴ１，ＴＥＳＴ２，Ｔ
ＥＳＴ３） ３０８ ロジック回路全体テスト時のデジタル入力又
はデジタル出力端子（ＡＴＢＵＳ） ３０９ Ｄ／Ａマクロアナログ信号出力端子
Claims (4)
- 【請求項１】 複数のディジタルマクロセルと、ユーザ
ーロジック回路と、アナログデジタル変換マクロセルか
ら構成される半導体集積回路において、前記Ａ−Ｄ変換
マクロセルのＡ−Ｄ変換結果出力信号を前記Ａ−Ｄ変換
マクロセルを介さずに外部入力端子から直接入力し、前
記Ａ−Ｄ変換マクロセルを除く前記複数のデジタルマク
ロセルと前記ユーザーロジック回路の動作を敷けするモ
ードを有することを特徴とする半導体集積回路。 - 【請求項２】 請求項１においてＡ−Ｄ変換マクロセル
をＤ−Ａ変換マクロセルとし、前記Ｄ−Ａ変換マクロセ
ルのＤ−Ａ変換入力信号を前記Ｄ−Ａ変換マクロセルを
介さずに、外部出力端子に直接出力し、前記Ｄ−Ａ変換
マクロセルを除く前記複数のディジタルマクロと前記ユ
ーザーロジック回路の動作を試験するモードを有するこ
とを特徴とする半導体集積回路。 - 【請求項３】 請求項１においてＡ−Ｄ変換マクロセル
をアナログ信号を入力して前記アナログ信号をアナログ
信号処理した後にデジタル信号に変換する機能を有する
アナログマクロセルに置き換えた半導体集積回路。 - 【請求項４】 請求項２においてＤ−Ａ変換マクロセル
をデジタル信号を入力して前記デジタル信号をアナログ
信号に変換した出力信号をアナログ信号処理する機能を
有するアナログマクロセルに置き換えた半導体集積回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7133693A JPH08330431A (ja) | 1995-05-31 | 1995-05-31 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7133693A JPH08330431A (ja) | 1995-05-31 | 1995-05-31 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08330431A true JPH08330431A (ja) | 1996-12-13 |
Family
ID=15110675
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7133693A Pending JPH08330431A (ja) | 1995-05-31 | 1995-05-31 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08330431A (ja) |
Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5238890A (en) * | 1975-09-23 | 1977-03-25 | Mitsubishi Electric Corp | Semiconductor device |
| JPS61144846A (ja) * | 1984-12-18 | 1986-07-02 | Toshiba Corp | 大規模集積回路装置 |
| JPS61208863A (ja) * | 1985-03-14 | 1986-09-17 | Toshiba Corp | Ｃｍｏｓ半導体装置 |
| JPS63228086A (ja) * | 1986-09-20 | 1988-09-22 | Fujitsu Ltd | 半導体集積回路 |
| JPH01253762A (ja) * | 1988-04-01 | 1989-10-11 | Sharp Corp | 画像形成装置 |
| JPH0241456B2 (ja) * | 1984-05-18 | 1990-09-18 | ||
| JPH05267458A (ja) * | 1991-02-13 | 1993-10-15 | Actel Corp | ユーザ構成可能な集積回路構造 |
| JPH05281304A (ja) * | 1992-03-30 | 1993-10-29 | Nec Corp | テスト回路を内蔵したアナログ・ディジタル混在マスタ |
-
1995
- 1995-05-31 JP JP7133693A patent/JPH08330431A/ja active Pending
Patent Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPH05267458A (ja) * | 1991-02-13 | 1993-10-15 | Actel Corp | ユーザ構成可能な集積回路構造 |
| JPH05281304A (ja) * | 1992-03-30 | 1993-10-29 | Nec Corp | テスト回路を内蔵したアナログ・ディジタル混在マスタ |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980506 |