JPS63228367A - 主記憶アクセス方式 - Google Patents
主記憶アクセス方式Info
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- JPS63228367A JPS63228367A JP6101087A JP6101087A JPS63228367A JP S63228367 A JPS63228367 A JP S63228367A JP 6101087 A JP6101087 A JP 6101087A JP 6101087 A JP6101087 A JP 6101087A JP S63228367 A JPS63228367 A JP S63228367A
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- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/46—Multiprogramming arrangements
- G06F9/52—Program synchronisation; Mutual exclusion, e.g. by means of semaphores
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- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、マルチプロセッサシステムの主記憶アクセス
方式に関し、特に主記憶装置上の特定領域に対するロッ
ク制御を伴う主記憶アクセス方式％式％ 〔従来の技術〕 主記憶装置と、この主記憶装置を共有する複数のプロセ
ッサ（以下ＣＰＵと略す）とからなり、１つの管理プロ
グラムにより制御されるマルチプロセッサシステムは、
一般に、どのＣＰＵにも属さない多くのシステム資源、
例えば主記憶装置を共有しているため、資源の割り当て
において融通性に富み、しかも、高信頼性が期待できか
つ経済性のあるシステムである。しかしながら、システ
ムの資源を管理しているプログラムを複数のＣＰＵが同
時に実行すれば、同一資源を二つのプログラムに割りつ
けてしまうという事態が生じる可能性がある。このため
、マルチプロセッサシステムにおいては主記憶装置上に
あるシステム管理のための諸情報を参照更新（以下アク
セスと呼ぶ）する場合、あるＣＰＵによる一連のアクセ
スが完了するまで他のＣＰＵがその情報にアクセスする
ことを禁止する必要がある。オペレーティングシステム
のようなプログラムが共有資源の管理を行う場合、この
アクセス禁止処理は、ソフトウェアにより、例えばテス
ト・アンド・セット命令を使用して。
方式に関し、特に主記憶装置上の特定領域に対するロッ
ク制御を伴う主記憶アクセス方式％式％ 〔従来の技術〕 主記憶装置と、この主記憶装置を共有する複数のプロセ
ッサ（以下ＣＰＵと略す）とからなり、１つの管理プロ
グラムにより制御されるマルチプロセッサシステムは、
一般に、どのＣＰＵにも属さない多くのシステム資源、
例えば主記憶装置を共有しているため、資源の割り当て
において融通性に富み、しかも、高信頼性が期待できか
つ経済性のあるシステムである。しかしながら、システ
ムの資源を管理しているプログラムを複数のＣＰＵが同
時に実行すれば、同一資源を二つのプログラムに割りつ
けてしまうという事態が生じる可能性がある。このため
、マルチプロセッサシステムにおいては主記憶装置上に
あるシステム管理のための諸情報を参照更新（以下アク
セスと呼ぶ）する場合、あるＣＰＵによる一連のアクセ
スが完了するまで他のＣＰＵがその情報にアクセスする
ことを禁止する必要がある。オペレーティングシステム
のようなプログラムが共有資源の管理を行う場合、この
アクセス禁止処理は、ソフトウェアにより、例えばテス
ト・アンド・セット命令を使用して。
ソフトウェアロックと呼ばれる方法で行なわれる。
一方、プログラムに提供されるハードウェアの一連のプ
ロセスにおいても、複数のＣＰＵが互いに共有のハード
ウェア資源を使用する場合は、前記のような共有資源の
管理が必要となる。例えば。
ロセスにおいても、複数のＣＰＵが互いに共有のハード
ウェア資源を使用する場合は、前記のような共有資源の
管理が必要となる。例えば。
主記憶装置上の領域をプログラムでアクセス可能なプロ
グラム領域とプログラムでアクセス不可能なハードウェ
ア領域とに分割し、ハードウェア領域を複数ＣＰＵ間で
共有する場合、前記のようなアクセス禁止処理が必要と
なる。
グラム領域とプログラムでアクセス不可能なハードウェ
ア領域とに分割し、ハードウェア領域を複数ＣＰＵ間で
共有する場合、前記のようなアクセス禁止処理が必要と
なる。
前記したテスト・アンド・セット命令を使用したソフト
ウェアロックによる方法をマイクロプログラムによって
実現する場合には、複数のＣＰＵから参照更新の可能な
ロックフラグをフリップフロップあるいは主記憶装置の
ハードウェア領域上の一領域で構成し、このロックフラ
グにより共有領域の排他制御を行う必要がある。このソ
フトウェアによる方法によれば、ロック制御はアクセス
手順の一部として行われるため、当該共有領域以外のア
クセスはいずれのＣＰ ｔＪに対しても許可され、特別
なハードウェアを必要とせずに主記憶装置の部分ロック
機能の実現が可能となる。
ウェアロックによる方法をマイクロプログラムによって
実現する場合には、複数のＣＰＵから参照更新の可能な
ロックフラグをフリップフロップあるいは主記憶装置の
ハードウェア領域上の一領域で構成し、このロックフラ
グにより共有領域の排他制御を行う必要がある。このソ
フトウェアによる方法によれば、ロック制御はアクセス
手順の一部として行われるため、当該共有領域以外のア
クセスはいずれのＣＰ ｔＪに対しても許可され、特別
なハードウェアを必要とせずに主記憶装置の部分ロック
機能の実現が可能となる。
この種のソフトウェアによるロック管理機構に関する従
来技術としては１例えば、特開昭５６−１６４４６２号
公報に記載されている。
来技術としては１例えば、特開昭５６−１６４４６２号
公報に記載されている。
（発明が解決しようとする問題点〕
しかしながら、前記従来技術のソフトウェアによるロッ
ク管理機構では、ロックフラグを複数のＣＰＵ間での共
有資源上に構成し、ロックフラグ更新における競合の制
御をフラグ側で行なう必要がある。
ク管理機構では、ロックフラグを複数のＣＰＵ間での共
有資源上に構成し、ロックフラグ更新における競合の制
御をフラグ側で行なう必要がある。
複数のＣＰＵ間の共有資源として最も普遍的な主記憶装
置上に前記ロックフラグを構成する場合、ロックフラグ
を実装する特別なハードウェアを必要とはしないが、こ
のロックフラグのアクセスに対する各ＣＰＵ間の競合は
ハードウェアにより制御されなければならない。これは
通常、フラグの参照更新の間、主記憶装置をハードウェ
アロックすることで行われるが、このハードウェアロッ
クによりロック領域とは無関係な他領域のアクセスまで
もが一時的に禁止されるため、性能の低下を否めな゛い
。
置上に前記ロックフラグを構成する場合、ロックフラグ
を実装する特別なハードウェアを必要とはしないが、こ
のロックフラグのアクセスに対する各ＣＰＵ間の競合は
ハードウェアにより制御されなければならない。これは
通常、フラグの参照更新の間、主記憶装置をハードウェ
アロックすることで行われるが、このハードウェアロッ
クによりロック領域とは無関係な他領域のアクセスまで
もが一時的に禁止されるため、性能の低下を否めな゛い
。
一方、ロックフラグをフリップフロップで構成する場合
、複数の各ＣＰＵと信号線で結合された別ハードウェア
および競合を集中制御する論理回路が必要となる。特に
数多くのＣＰＵで構成されるマルチプロセッサシステム
の場合は、ロックフラグを実装するハードウェアの４８
号ビン数が増大し、その構成および制御論理が複雑とな
る問題点があった。
、複数の各ＣＰＵと信号線で結合された別ハードウェア
および競合を集中制御する論理回路が必要となる。特に
数多くのＣＰＵで構成されるマルチプロセッサシステム
の場合は、ロックフラグを実装するハードウェアの４８
号ビン数が増大し、その構成および制御論理が複雑とな
る問題点があった。
本発明は、前記問題点を解決するためになされたもので
ある。
ある。
本発明の目的は、前記ロック制御を行うロックフラグを
主記憶装置や別ハードウェアといった複数のＣＰＵ間に
共有資源上に実装することなく。
主記憶装置や別ハードウェアといった複数のＣＰＵ間に
共有資源上に実装することなく。
各ＣＰＵがロックフラグを持ち、しがち、ロック領域の
アクセスに対する競合制御を各ＣＰＵ側で行い、マルチ
プロセッサシステムを構成するＣＰＵが増えても、その
システム構成を容易にする主記憶アクセス方式を提供す
ることにある。
アクセスに対する競合制御を各ＣＰＵ側で行い、マルチ
プロセッサシステムを構成するＣＰＵが増えても、その
システム構成を容易にする主記憶アクセス方式を提供す
ることにある。
本発明の前記ならびにその他の目的と新規な特徴は１本
明細書の記述及び添付図面によって明らかになるであろ
う。
明細書の記述及び添付図面によって明らかになるであろ
う。
前記目的を達成するためになされた本発明のうち１代表
的なものの概要を簡単に説明すれば、下記のとおりであ
る。
的なものの概要を簡単に説明すれば、下記のとおりであ
る。
本発明においては、ロック制御を行うためのロックフラ
グ（ロック制御ビット）を各ＣＰＵに分散させて持たせ
、各ＣＰＵは互いのロックフラグを参照するのみで更新
することなく、ロック制御を行うようにし、ロック領域
のアクセスに対する競合制御を各ＣＰＵ側で独立して行
うことにする。
グ（ロック制御ビット）を各ＣＰＵに分散させて持たせ
、各ＣＰＵは互いのロックフラグを参照するのみで更新
することなく、ロック制御を行うようにし、ロック領域
のアクセスに対する競合制御を各ＣＰＵ側で独立して行
うことにする。
すなわち、Ｎ個のＣＰＵと、Ｎ個のＣＰＵにより共有さ
れる主記憶装置とからなるマルチプロセッサシステムに
おいて、自ＣＰＵによってのみセット、リセット可能で
、がっ他ＣＰＵにより参照可能なロック制御ビットを前
記ＣＰＵ単位にそれぞれ有し、第に番目（ｋ＝０，１，
２． ・・・。
れる主記憶装置とからなるマルチプロセッサシステムに
おいて、自ＣＰＵによってのみセット、リセット可能で
、がっ他ＣＰＵにより参照可能なロック制御ビットを前
記ＣＰＵ単位にそれぞれ有し、第に番目（ｋ＝０，１，
２． ・・・。
Ｎ−１）のＣＰＵが前記主記憶装置の特定領域をアクセ
スする際には、自ＣＰＵの第に番目のロック制御ビット
を論理１１１ ＰＩにセットし、前記自ｃＰＵのロック
制御ビットの状態が全ての他ＣＰＵに反映した段階で、
ｉ＃Ｊｃ （ｉ＝０．ｌ、２． ・・・、に−１，に＋
１． ・・・、Ｎ−１）であるＮ−１個の他ＣＰＵの
ロック制御ビットの論理和がｉｎ Ｏｎである場合は、
前記主記憶装置の特定領域をアクセスし、アクセスの終
了とともに自ＣＰＵの前記第に番目の、ロック制御ビッ
トを論理゛ｏ″′にリセットする。前記ｉ＃にであるＮ
−１個の他ＣＰＵのロック制御ビットの論理和が“°１
１′でがっｉくｋ （ｉ：０、ｔ、２ｔ ・・・、に
−１）である自ＣＰＵよりアクセス優先順位が高いｋ−
１個の他ＣＰＵのロック制御ビットの論理和がＯＩＩで
ある場合は、前記ｉ ｆ−にであるＮ−１個の他ＣＰＵ
（７）ロック制御ビットの論理和が′“０”となった時
点で前記主記憶装置の特定領域をアクセスし、アクセス
の終了とともに自ＣＰＵの前記第に番目のロック制御ビ
ットを論理゛０′″にリセットする。また、前記ｉ≠ｋ
であるＮ−１個のロック制御ビットの論理和がｌｌｌ１
１テかっｔ＜ｉｔ （ｉ＝＝０、１，２．−−・、に
−１）である自ＣＰＵよリアクセス優先順位が高いｋ−
１個の他ＣＰＵのロック制御ビットの論理和が１”であ
る場合は、自ＣＰＵの前記第に番目のロック制御ビット
を、−担論理ＩＩ Ｏ７１にリセットした後、自ＣＰＵ
のロック制御ビットの状態が全ての他ＣＰＵに反映した
段階で、再び自ＣＰＵの前記第に番目のロック制御ビッ
トを論理゛１″にセットし、前記ｉ＃にであるＮ−１個
の他ＣＰＵのロック制御ビットの論理和が１１０ ′ｇ
となった時点で前記主記憶装置の特定領域をアクセスし
、アクセスの終了とともに自ＣＰＵの前記第に番目のロ
ック制御ビットを論理“０”にリセットする。
スする際には、自ＣＰＵの第に番目のロック制御ビット
を論理１１１ ＰＩにセットし、前記自ｃＰＵのロック
制御ビットの状態が全ての他ＣＰＵに反映した段階で、
ｉ＃Ｊｃ （ｉ＝０．ｌ、２． ・・・、に−１，に＋
１． ・・・、Ｎ−１）であるＮ−１個の他ＣＰＵの
ロック制御ビットの論理和がｉｎ Ｏｎである場合は、
前記主記憶装置の特定領域をアクセスし、アクセスの終
了とともに自ＣＰＵの前記第に番目の、ロック制御ビッ
トを論理゛ｏ″′にリセットする。前記ｉ＃にであるＮ
−１個の他ＣＰＵのロック制御ビットの論理和が“°１
１′でがっｉくｋ （ｉ：０、ｔ、２ｔ ・・・、に
−１）である自ＣＰＵよりアクセス優先順位が高いｋ−
１個の他ＣＰＵのロック制御ビットの論理和がＯＩＩで
ある場合は、前記ｉ ｆ−にであるＮ−１個の他ＣＰＵ
（７）ロック制御ビットの論理和が′“０”となった時
点で前記主記憶装置の特定領域をアクセスし、アクセス
の終了とともに自ＣＰＵの前記第に番目のロック制御ビ
ットを論理゛０′″にリセットする。また、前記ｉ≠ｋ
であるＮ−１個のロック制御ビットの論理和がｌｌｌ１
１テかっｔ＜ｉｔ （ｉ＝＝０、１，２．−−・、に
−１）である自ＣＰＵよリアクセス優先順位が高いｋ−
１個の他ＣＰＵのロック制御ビットの論理和が１”であ
る場合は、自ＣＰＵの前記第に番目のロック制御ビット
を、−担論理ＩＩ Ｏ７１にリセットした後、自ＣＰＵ
のロック制御ビットの状態が全ての他ＣＰＵに反映した
段階で、再び自ＣＰＵの前記第に番目のロック制御ビッ
トを論理゛１″にセットし、前記ｉ＃にであるＮ−１個
の他ＣＰＵのロック制御ビットの論理和が１１０ ′ｇ
となった時点で前記主記憶装置の特定領域をアクセスし
、アクセスの終了とともに自ＣＰＵの前記第に番目のロ
ック制御ビットを論理“０”にリセットする。
これにより、ロック領域である主記憶装置の特定領域の
アクセスは、アクセスを行う各ｃＰＵのプロセスが他Ｃ
ＰＵのロック制御ビットを参照して他ＣＰｔＪとの競合
状態を必ず調べた後で行なわれるため、ロック領域アク
セスにおける競合は起こらない。
アクセスは、アクセスを行う各ｃＰＵのプロセスが他Ｃ
ＰＵのロック制御ビットを参照して他ＣＰｔＪとの競合
状態を必ず調べた後で行なわれるため、ロック領域アク
セスにおける競合は起こらない。
以下、本発明の一実施例を図面を用いて説明する。
第２図は１本発明の一実施例の３台のＣＰＵと、この３
台のＣＰＵにより共有される主記憶ＭＳとから構成され
るマルチプロセッサシステムの構成を示した図である。
台のＣＰＵにより共有される主記憶ＭＳとから構成され
るマルチプロセッサシステムの構成を示した図である。
第２図において、主記憶ＭＳは、プログラムでアクセス
の可能なプログラム領域と、プログラムではアクセスの
不可能なハードウェア領域とに分割されている。ここで
は３台のＣＰＵ０．ＣＰＵ１、ＣＰＵ２により互いに参
照、更新可能である前記ハードウェア領域中の共有領域
をアクセスする際のロック制御を伴う主記憶アクセス方
式について説明する。
の可能なプログラム領域と、プログラムではアクセスの
不可能なハードウェア領域とに分割されている。ここで
は３台のＣＰＵ０．ＣＰＵ１、ＣＰＵ２により互いに参
照、更新可能である前記ハードウェア領域中の共有領域
をアクセスする際のロック制御を伴う主記憶アクセス方
式について説明する。
第【図は、本発明の一実施例のマルチプロセッサシステ
ムを構成する３台のＣＰＵのハードウェア構成の要部を
概略的に示した図である。
ムを構成する３台のＣＰＵのハードウェア構成の要部を
概略的に示した図である。
このマルチプロセッサシステムを構成するＣＰＵ０．Ｃ
ＰＵＩ、ＣＰＵ２は、それぞれにロック制御ビット１，
２．３を有し、このロック制御ビット１，２．３が他Ｃ
ＰＵから互いに参照が可能なように、各々のＣＰＵが、
信号線１０１，１０２．１０３，１０４，１０５，１０
６，１０７゜１０８で互いに接続されている。この各Ｃ
ＰＵに存在するロック制御ビット１．２．３は、自ＣＰ
Ｕでのみセット、リセットの可能なフリップフロップで
あり、各ＣＰＵは前記主記憶ＭＳの共有領域のアクセス
を行う際に自ＣＰＵのロック制御ビットを論理″゛１″
にセットする。各ＣＰＵ間を接続している信号線１０１
，１０２，１０３，１０４は、前記ロック制御ビットの
状態を自ＣＰＵより優先順位の低い他ＣＰＵへ伝える信
号線であり、自ＣＰＵより優先順位の高い他ＣＰＵのロ
ック制御ビットのうち、少なくとも１つが論理１４１９
であれば１″となる信号線である。ＣＰＵ１を例にとる
と、信号線１０２はＣＰＵ０のロック制御ビット１の値
を反映し、線１０３には線１０２とＣＰＵ１のロック制
御ビット２の論理和をとった値が反映され、ＣＰＵ２へ
送られる。また、ここでの信号線１０１，１０２．１０
３の状態はそれぞれＣｐｔＪｏｔ ｔ、２ｃ７）ＸＰＬ
ＯＣｔｌ：いうテスト条件に反映する。
ＰＵＩ、ＣＰＵ２は、それぞれにロック制御ビット１，
２．３を有し、このロック制御ビット１，２．３が他Ｃ
ＰＵから互いに参照が可能なように、各々のＣＰＵが、
信号線１０１，１０２．１０３，１０４，１０５，１０
６，１０７゜１０８で互いに接続されている。この各Ｃ
ＰＵに存在するロック制御ビット１．２．３は、自ＣＰ
Ｕでのみセット、リセットの可能なフリップフロップで
あり、各ＣＰＵは前記主記憶ＭＳの共有領域のアクセス
を行う際に自ＣＰＵのロック制御ビットを論理″゛１″
にセットする。各ＣＰＵ間を接続している信号線１０１
，１０２，１０３，１０４は、前記ロック制御ビットの
状態を自ＣＰＵより優先順位の低い他ＣＰＵへ伝える信
号線であり、自ＣＰＵより優先順位の高い他ＣＰＵのロ
ック制御ビットのうち、少なくとも１つが論理１４１９
であれば１″となる信号線である。ＣＰＵ１を例にとる
と、信号線１０２はＣＰＵ０のロック制御ビット１の値
を反映し、線１０３には線１０２とＣＰＵ１のロック制
御ビット２の論理和をとった値が反映され、ＣＰＵ２へ
送られる。また、ここでの信号線１０１，１０２．１０
３の状態はそれぞれＣｐｔＪｏｔ ｔ、２ｃ７）ＸＰＬ
ＯＣｔｌ：いうテスト条件に反映する。
したがって、ＸＰＬＯＣＫ＝”１”の時は自ｃｐＵより
優莞順位の高いＣＰＵの少なくとも１つのロック制御ビ
ットが論理ｎ ｌ ７′であることを示す。
優莞順位の高いＣＰＵの少なくとも１つのロック制御ビ
ットが論理ｎ ｌ ７′であることを示す。
一方、信号線１０５，１０６，１０７，１０８は、信号
線１０１，１０２，１０３．１０４とは逆に自ＣＰｔＪ
よりアクセス優先順位が高いＣＰＵへ、自ＣＰＵより優
先順位の低いＣＰＵのロック制御ビットの論理和を、伝
える信号線である。信号線１０９，１１０，１１１の信
号は、それぞれ。
線１０１，１０２，１０３．１０４とは逆に自ＣＰｔＪ
よりアクセス優先順位が高いＣＰＵへ、自ＣＰＵより優
先順位の低いＣＰＵのロック制御ビットの論理和を、伝
える信号線である。信号線１０９，１１０，１１１の信
号は、それぞれ。
信ｅｉ１０１と１０７．信号線１０２と１０６゜信号線
１０３と１０５の論理和をとった信号であり、ＸＬＯＣ
Ｋというテスト条件に反映される。
１０３と１０５の論理和をとった信号であり、ＸＬＯＣ
Ｋというテスト条件に反映される。
したがって、ＸＬＯＣＫ＝“Ｉ ｎの時は、他ｃｐＵの
少なくとも１つのロック制御ビットが、論理ｉｔ １
ｒ＋であることを示す。
少なくとも１つのロック制御ビットが、論理ｉｔ １
ｒ＋であることを示す。
第３図は、本発明の一実施例の各ＣＰＵが主記憶ＭＳを
アクセスする場合に行う前記共有領域のアクセス手順を
示したフローチャートである。
アクセスする場合に行う前記共有領域のアクセス手順を
示したフローチャートである。
各ＣＰＵは前記共有領域のアクセスにおいて。
他ＣＰＵに対するロック制御が必要であれば、第３図に
示すようなアクセス手順に従い処理を行う。
示すようなアクセス手順に従い処理を行う。
次に、このアクセス手順の処理を第３図を参照して説明
する。
する。
各ＣＰｔＪは、主記憶ＭＳのアクセスに先立ち。
自ＣＰＵのロック制御ビットを論理１１１７７にセット
し、他ＣＰＵに対してロック領域のアクセスであること
を宣言する（ステップ１００）、次に他ＣＰＵとの競合
を調整するために他ＣＰＵのロック制御ビットをテスト
し、同期化を計る（ステップ２００゜ステップ５００）
。ここで他ＣＰＵのロック制御ビット状態のテストは自
ＣＰＵのロック制御ビットのセット後、自ＣＰＵのロッ
ク制御ビットの状態が他の全てのＣＰＵに対して反映さ
れるまで待つ必要がある。これは、複数のＣＰｔＪが同
時に自らのロック制御ビットをセットシた場合でも前記
テストを行う段階で必ず互いのロック制御ビットの状態
をテストに反映させ、ＣＰＵ間の優先順位がとれるよう
にするためである。
し、他ＣＰＵに対してロック領域のアクセスであること
を宣言する（ステップ１００）、次に他ＣＰＵとの競合
を調整するために他ＣＰＵのロック制御ビットをテスト
し、同期化を計る（ステップ２００゜ステップ５００）
。ここで他ＣＰＵのロック制御ビット状態のテストは自
ＣＰＵのロック制御ビットのセット後、自ＣＰＵのロッ
ク制御ビットの状態が他の全てのＣＰＵに対して反映さ
れるまで待つ必要がある。これは、複数のＣＰｔＪが同
時に自らのロック制御ビットをセットシた場合でも前記
テストを行う段階で必ず互いのロック制御ビットの状態
をテストに反映させ、ＣＰＵ間の優先順位がとれるよう
にするためである。
前記テストの結果、他ＣＰＵのロック制御ビットが全て
論理“′０′″（ＸＬＯＣＫ＝″’Ｏ”）であれば（ス
テップ２００）、他ＣＰＵは主記憶ＭＳのアクセスに対
してロックをかけていない状態なので、処理はステップ
３００の主記憶ＭＳのアクセスに進む。
論理“′０′″（ＸＬＯＣＫ＝″’Ｏ”）であれば（ス
テップ２００）、他ＣＰＵは主記憶ＭＳのアクセスに対
してロックをかけていない状態なので、処理はステップ
３００の主記憶ＭＳのアクセスに進む。
逆に、他ＣＰＵのロック制御ビットのうち少なくとも１
つが論理パビ’（ＸＬＯＣＫ＝”ビ）であれば（ステッ
プ２００）、処理はステップ５００のテスト（ＸＰＬＯ
ＣＫ＝”ｌ”）に進む。このステップ５ｏｏノテストは
、自ＣＰＵによりアクセス優先順位の高い他ＣＰＵのロ
ック制御ビットの状態をテストするもので、テストの結
果、自ｃＰＵより優先順位が高い他ＣＰＵのロック制御
ビットが全て論理１１０ Ｈ（ＸＰＬＯＣＫ＝”Ｏ”）
であれば、処理は再びステップ２００のテストに移る。
つが論理パビ’（ＸＬＯＣＫ＝”ビ）であれば（ステッ
プ２００）、処理はステップ５００のテスト（ＸＰＬＯ
ＣＫ＝”ｌ”）に進む。このステップ５ｏｏノテストは
、自ＣＰＵによりアクセス優先順位の高い他ＣＰＵのロ
ック制御ビットの状態をテストするもので、テストの結
果、自ｃＰＵより優先順位が高い他ＣＰＵのロック制御
ビットが全て論理１１０ Ｈ（ＸＰＬＯＣＫ＝”Ｏ”）
であれば、処理は再びステップ２００のテストに移る。
このとき、ロック制御ビットを論理１１１ ｇＨにして
アクセス宣言した自ＣＰＵの優先順位が一番高いときで
あり、しかも、優先順位の低い他ＣＰＵが主記憶ＭＳの
アクセスを行っている状態であり、ステップ２００．ス
テップ５００のテストを繰り返し行い、このとき主記憶
ＭＳのアクセスを行っている優先順位の低い他ＣＰＵの
主記憶ＭＳアクセスの完了により、アクセス権が開放さ
れるのを待つ。自ＣＰＵよりアクセス優先順位の高い他
ＣＰＵのロック制御ビットのうち。
アクセス宣言した自ＣＰＵの優先順位が一番高いときで
あり、しかも、優先順位の低い他ＣＰＵが主記憶ＭＳの
アクセスを行っている状態であり、ステップ２００．ス
テップ５００のテストを繰り返し行い、このとき主記憶
ＭＳのアクセスを行っている優先順位の低い他ＣＰＵの
主記憶ＭＳアクセスの完了により、アクセス権が開放さ
れるのを待つ。自ＣＰＵよりアクセス優先順位の高い他
ＣＰＵのロック制御ビットのうち。
少なくとも１つが論理”１”（ＸＰＬＯＣＫ＝”ビ′）
であれば、処理はステップ６００に進む。ステップ６０
０では、自ＣＰＵのロック制御ビットを論理“０゛′に
リセットして、他ＣＰＵに対して主記憶ＭＳのアクセス
宣言を一担を開放し、自ＣＰＵのロック制御ビットの状
態が他の全てのＣＰＵに対して反映されるまでの所定時
間を待った後、再びステップ１００の処理に戻り、自Ｃ
ＰｔＪのロック制御ビットを論理ビ′にセットし、他Ｃ
ＰＵに対してロック領域のアクセスであることを宣言し
て、ロック制御の処理を行なう。このようにして、他Ｃ
ＰＵとのアクセスの競合の調整をとる。
であれば、処理はステップ６００に進む。ステップ６０
０では、自ＣＰＵのロック制御ビットを論理“０゛′に
リセットして、他ＣＰＵに対して主記憶ＭＳのアクセス
宣言を一担を開放し、自ＣＰＵのロック制御ビットの状
態が他の全てのＣＰＵに対して反映されるまでの所定時
間を待った後、再びステップ１００の処理に戻り、自Ｃ
ＰｔＪのロック制御ビットを論理ビ′にセットし、他Ｃ
ＰＵに対してロック領域のアクセスであることを宣言し
て、ロック制御の処理を行なう。このようにして、他Ｃ
ＰＵとのアクセスの競合の調整をとる。
また、最終的に主記憶ＭＳのアクセスの完了後はステッ
プ４００の処理において、自ＣＰｔＪのロック制御ビッ
トを論理““０”にリセットすることで、他ＣＰＵに対
して主記憶ＭＳのアクセス権を開放してロック制御処理
の状態を抜ける。
プ４００の処理において、自ＣＰｔＪのロック制御ビッ
トを論理““０”にリセットすることで、他ＣＰＵに対
して主記憶ＭＳのアクセス権を開放してロック制御処理
の状態を抜ける。
本実施例では、ＣＰＵが３台の場合について述べている
が１本発明では、各ＣＰＵがロック制御ビットをもち、
しかもロック制御論理の処理は各ＣＰＵが独立に行って
いるので、ＣＰＵが３台以上の場合においても同様にそ
の実現が可能であることは容易に理解されよう。
が１本発明では、各ＣＰＵがロック制御ビットをもち、
しかもロック制御論理の処理は各ＣＰＵが独立に行って
いるので、ＣＰＵが３台以上の場合においても同様にそ
の実現が可能であることは容易に理解されよう。
以上、本発明を実施例に基づき具体的に、説明したが、
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において、種々変形し得ることは
勿論である。
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において、種々変形し得ることは
勿論である。
以上、説明したように、本発明によれば、複数のＣＰＵ
間で共有するロックフラグを実装したハードウェアを必
要とすることなく、ロック制御が容易に実現できる。ま
た、このロック制御は、各ＣＰ シＩ、が自ＣＰＵでの
みセット、リセット可能なロック制御ビットを持ち、自
ＣＰＵのみのロック制御論理で行うことができ、しかも
各ＣＰＵに分散したロック制御論理が共通であるため、
同−ＣＰＵを複数個組合せるだけで、マルチプロセッサ
システムの構成が容易にできる。
間で共有するロックフラグを実装したハードウェアを必
要とすることなく、ロック制御が容易に実現できる。ま
た、このロック制御は、各ＣＰ シＩ、が自ＣＰＵでの
みセット、リセット可能なロック制御ビットを持ち、自
ＣＰＵのみのロック制御論理で行うことができ、しかも
各ＣＰＵに分散したロック制御論理が共通であるため、
同−ＣＰＵを複数個組合せるだけで、マルチプロセッサ
システムの構成が容易にできる。
第１図は、本発明の一実施例のマルチプロセッサシステ
ムを構成する３台のＣＰＵのハードウェア構成の要部を
概略的に示した回路図、第２図は、本発明の一実施例の
３台のｃｐｕと。 ３台のＣＰＵにより共有される主記憶ＭＳとから構成さ
れるマルチプロセッサシステムの構成を示したブロック
図、 第３図は、本発明の一実施例の各ＣＰＵにおける主記憶
アクセス手順を示すフローチャートである。 図中、ｌ、２．３・・・ロック制御ビット、４〜１２・
・・オアゲート、１０１〜１１０・・・信号線である。 代理人 弁理士 小川勝馬 、−１Ｌ、）゛・、−一
ムを構成する３台のＣＰＵのハードウェア構成の要部を
概略的に示した回路図、第２図は、本発明の一実施例の
３台のｃｐｕと。 ３台のＣＰＵにより共有される主記憶ＭＳとから構成さ
れるマルチプロセッサシステムの構成を示したブロック
図、 第３図は、本発明の一実施例の各ＣＰＵにおける主記憶
アクセス手順を示すフローチャートである。 図中、ｌ、２．３・・・ロック制御ビット、４〜１２・
・・オアゲート、１０１〜１１０・・・信号線である。 代理人 弁理士 小川勝馬 、−１Ｌ、）゛・、−一
Claims (1)
- １、Ｎ個の処理装置と、Ｎ個の処理装置により共有され
る主記憶装置とからなるマルチプロセッサシステムにお
いて、自処理装置によってのみセット、リセット可能で
、かつ他処理装置により参照可能な識別子を前記処理装
置単位にそれぞれ有し、第ｋ番目（ｋ＝０、１、２、・
・・、Ｎ−１）の処理装置が前記主記憶装置の特定領域
をアクセスする際には、自処理装置の識別子である第ｋ
番目の識別子を論理“１”にセットし、自処理装置の識
別子の状態が全ての他処理装置に反映した段階で、ｉ≠
ｋ（ｉ＝０、１、２、・・・、ｋ−１、ｋ＋１・・・、
Ｎ−１）であるＮ−１個の他処理装置の識別子の論理和
が“０”である場合は、前記主記憶装置の特定領域をア
クセスし、アクセスの終了とともに自処理装置の前記第
ｋ番目の識別子を論理“０”にリセットし、前記ｉ≠ｋ
であるＮ−１個の他処理装置の識別子の論理和が“１”
でかつｉ＜ｋ（ｉ＝０、１、２、・・・、ｋ−１）であ
る自処理装置よりアクセス優先度が高いｋ−１個の他処
理装置の識別子の論理和が“０”である場合は、前記ｉ
≠ｋであるＮ−１個の他処理装置の識別子の論理和が“
０”となった時点で前記主記憶装置の特定領域をアクセ
スし、アクセスの終了とともに自処理装置の前記第ｋ番
目の識別子を論理“０”にリセットし、前記ｉ≠ｋであ
るＮ−１個の識別子の論理和が“１”でかつ１＜ｋ（１
＝０、１、２、・・・、ｋ−１）である自処理装置より
アクセス優先度が高いｋ−１個の他処理装置の識別子の
論理和が“１”である場合は、自処理装置の前記第ｋ番
目の識別子を一担論理“０”にリセットした後、自処理
装置の識別子の状態が全ての他処理装置に反映した段階
で、再び自処理装置の前記第ｋ番目の識別子を論理“１
”にセットし、前記ｉ≠ｋであるＮ−１個の他処理装置
の識別子の論理和が“０”となった時点で前記主記憶装
置の特定領域をアクセスし、アクセスの終了とともに自
処理装置の前記第ｋ番目の識別子を論理“０”にリセッ
トすることを特徴とする主記憶アクセス方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6101087A JPS63228367A (ja) | 1987-03-18 | 1987-03-18 | 主記憶アクセス方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6101087A JPS63228367A (ja) | 1987-03-18 | 1987-03-18 | 主記憶アクセス方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63228367A true JPS63228367A (ja) | 1988-09-22 |
| JPH0542027B2 JPH0542027B2 (ja) | 1993-06-25 |
Family
ID=13158933
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6101087A Granted JPS63228367A (ja) | 1987-03-18 | 1987-03-18 | 主記憶アクセス方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63228367A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0424862A (ja) * | 1990-05-18 | 1992-01-28 | Nec Corp | 処理装置間の障害検出方式 |
| JP2009140217A (ja) * | 2007-12-06 | 2009-06-25 | Miura Co Ltd | 連携制御方法 |
-
1987
- 1987-03-18 JP JP6101087A patent/JPS63228367A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0424862A (ja) * | 1990-05-18 | 1992-01-28 | Nec Corp | 処理装置間の障害検出方式 |
| JP2009140217A (ja) * | 2007-12-06 | 2009-06-25 | Miura Co Ltd | 連携制御方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0542027B2 (ja) | 1993-06-25 |
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