JPH0424862A - 処理装置間の障害検出方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は処理装置の障害検出方式、特に、共有資源に対
して処理要求を行う処理装置間の障害検出方式に関する
。

〔従来の技術〕

従来、２つの処理装置から共有資源に対して処理要求を
行うとともに２つの処理装置間で互いに共有資源に対す
る処理要求情報と送りあい、いづれかの処理要求を抑止
する処理装置間の障害検出方式は、２つの処理装置間に
て互いに競合した場合の競合回路の論理的矛盾をチエツ
クする障害検出回路等は設けらていなかった。

〔発明が解決しようとする課題〕

上述した従来の技術は、画処理装置間でやりとりする共
有資源に対する処理要求情報、各処理装置内でもつ競合
抑止回路等がまったくチエツクされないことになり、こ
れらの回路に障害が発生した場合、共有資源に対する処
理要求が画処理装置から同時に送出されてしまう、ある
いは競合時には全く処理要求が出なくなるといったこと
にもなりかねず、処理装置の信頼性に対する要求が高ま
っている今日、信頼性が大きく低下してしまうという欠
点がある。

〔課題を解決するための手段〕

本発明の処理装置間の障害検出方式は、２つの処理装置
から共有資源に対して処理要求を行うとともに前記それ
ぞれの処理装置間で互いに前記共有資源に対る処理要求
情報を送り合い、競合時にはいづれかの処理要求を抑止
する処理装置間の障害検出方式において、前記それぞれ
の処理装置間で共有資源の処理要求が競合したときに発
生する実行抑止情報を互いに送り合う手段と、前記それ
ぞれの処理装置内で発生する実行抑止情報と互いに送ら
れた抑止情報の内容が一致しているか否かを検出する手
段とを備えていることを含んで構成される。

〔実施例〕

次に本発明について図面を参照して説明する。

第１図は本発明の一実施例のブロック図である。

図中１は処理袋Ｗ　（Ｉ　）　、２は処理装置（ＩＩ）
、３は主記憶装置を示し、処理装置（Ｉ）、（Ｉｔ）１
．２は互いに共有資源である主記憶装置３に対してメモ
リアクセス要求を行い、また処理装置（Ｉ）、（Ｉ［＞
１．２の構成は全く同等である。

処理装置（Ｉ）、（ＩＩ）１．２内の優先順Ｆ／Ｆ１０
２，２０２はホールド条件優先のＦ／Ｆであり、あらか
じめ初期値、“１パ及び０′°がそれぞれセットされて
おり競合時の優先順位と決定するために使用される。

これらの動作を図面を参照して説明する。

まず、主記憶装置３に対するメモリアクセス要求が処理
装置（Ｉ）１からのみ発生した場合について説明する。

処理装置（１）１内でメモリアクセス要求が発生すると
主処理部（図示せず）より送られるメモリアクセス要求
信号１１０が“１″となりリクエストＦ／Ｆ　１０１に
１″がセットされる。

リクエストＦ／Ｆ　１０１の出力であるリクエスト信号
１１１は“１°′となりアンドゲート１０４゜１０５に
入力される。ここでは処理装置（Ｉ）からのみメモリリ
クエスト要求が発生しないため処理装置（■）２内のリ
クエストＦ／Ｆ　２０１は“０″がセットされたままで
あり、従って、リクエスト信号２１１も“Ｏ′°となっ
ている。

このためアンドゲート１０５の他方の入力は０′”とな
るためアンドゲート１０５の出力信号１１３は“０パと
なり、さらにナントゲート１０６の出力信号である実行
許可信号１１４は“１′”となりアンドゲート１０４の
出力はリクエスト信号１１１の値によってのみ決定され
ることになる。

従って、アンドゲート１０４の出力であるメモリリクエ
スト信号１１２はこのとき１″となり主記憶装Ｍ３にメ
モリリクエストが発行される。

同時にメモリリクエスト信号１１２は主処理部へ送られ
メモリアクセス要求信号１１０は“０′。

におとされる。

次に処理装置（Ｉ）、（Ｉｆ）１．２でメモリアクセス
要求が競合した場合について説明する。

処理装置（Ｉ）、（ＩＩ）１．２のそれぞれのメモリア
クセス要求信号１１０，２１０が同時に“１′となると
、リクエストＦ／ＦＩＯＬ、２０１かそれぞれ“１″に
セットされリクエスト信号１１１．１１２は“１′が出
力される。これらの信号はそれぞれ処理装置（ＩＩ）、
（Ｉ）２．１に出力されている。

従って処理装置（■〉１においては、アンドゲート１０
５の入力が各々”　１　”となり出力信号１１３に゛１
パが出力される。

ここで優先順Ｆ／Ｆ　１０２の正論理出力１１７は１°
“となっているためナントゲート１０６の出力である実
行許可信号１１４は′Ｏ°°か出力されアンドゲート１
０４の出力か抑止されるためメモリリクエスト信号１１
２は“０°”が出力される。すなわち処理袋ｆ（Ｉ）１
のメモリアクセス要求が抑止される。

一方、処理装置（■）２においては優先順Ｆ／Ｆ２０２
の正論理出力２１７が“０″となっているため、ナント
ゲート２０６の出力である実行競合信号２１４は“１′
′となりアンドゲート２０４の出力で゛あるメモリリク
エスト信号２１２は１となりメモリリクエスト要求が発
行され、競合洛御が行なわれる。

このとき、処理装置（■）１の優先順Ｆ／Ｆ　１０２の
負論理出力１１８は“１′″となっており７ンドゲート
１０７の出力である自系実行抑止信号１１５は°°ｌ″
が出方される。つまり処理装置（Ｉ＞１．（ＩＩ）２間
で主記憶アクセス要求が競合した場合に自系実行が抑止
されたことを表す。

この自系実行抑止信号１１５は処理袋Ｗ　（ＩＩ　）２
へ送られる。処理装置（■）２では実行許可信号２１４
が“ｌｏｏであり、また、リクエスト信号１１１も“１
″となっているためアンドゲート２０９の出力である照
合優先実行信号２２０が１となり、−数構出回路２０８
に処理装置（Ｉ〉１の自系実行抑止信号１１５とともに
入力され一致が検出される。

ここでは両信号とも“１″であるため一致検出回路２０
８の出力２１６は”　ｏ　”が′出力され障害表示Ｆ／
Ｆ　２０３には“０°′がセットされる。

処理装置（■）１においても上記と同様の回路構成とな
っているがこの場合処理装置（■）２の自系実行抑止信
号２１５は′０”が出力されまた競合優先実行信号１２
０はＯ°′となって一致検出回路１０８に入力されその
出力１１６は“０゛′となり障害表示Ｆ／Ｆ　１０３に
は“０″°がセットされる。

上述した回路構成において各処理装置の競合時における
実行抑止論理あるいは実行許可論理に障害が生じ、各処
理装置のメモリリクエストが同時に発行される。あるい
は、メモリリクエストが同時に抑止されることになった
場合に、−数構出回路１０８，２０８の入力信号である
。自系実行抑止信号１１５，２１５競合優先実行信号１
１ｏ。

１２０に不一致が生じ、障害表示Ｆ／Ｆ１０３゜２０３
に“１“がセットされ障害を検出することが可能になる
。

尚、優先順Ｆ／Ｆ１０２．２０２は各処理装置のメモリ
アクセス要求が同時に発生した場合、アンドゲート１０
５．２０５の出力１１３，２１３が各々”　１　”にな
り優先順Ｆ／Ｆ１０２，２０２のホールト条件が解除さ
れ新たに優先順Ｆ／Ｆ　１０２．２０２の負論理出力１
１８，２１８が入力されセットされる様になっており、
競合の発生する度に優先順位が交互に変化するようにな
っている。

〔発明の効果〕

以上説明したように本発明は、共有資源に対する処理要
求を排他的に管理するシステムにおいて競合制御回路を
十分にチエツクすることが可能になり装置の信頼性を大
きく高めることができるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック図である。 ｌ・・・処理装置（Ｉ）、２・・・処理装置（Ｉ）、　
３・・・主記憶装置、１０１，２０トリクエストＦ／Ｆ
、１０２．２０２・・・優先順Ｆ／Ｆ、１０３，２０３
　、、、障害表示Ｆ／Ｆ、１０４，１０５，１０７゜１
０９．２０４，２０５，２０７，２０９・、−アンドゲ
ート、１０６，２０６・・・ナントゲート、１０８．２
０８・・・−数構出回路。

Claims (1)

【特許請求の範囲】
1. ２つの処理装置から共有資源に対して処理要求を行うと
   ともに前記それぞれの処理装置間で互いに前記共有資源
   に対る処理要求情報を送り合い、競合時にはいづれかの
   処理要求を抑止する処理装置間の障害検出方式において
   、前記それぞれの処理装置間で共有資源の処理要求が競
   合したときに発生する実行抑止情報を互いに送り合う手
   段と、前記それぞれの処理装置内で発生する実行抑止情
   報と互いに送られた抑止情報の内容が一致しているか否
   かを検出する手段とを備えた処理装置間の障害検出方式
   。