JPS63228496A

JPS63228496A - メモリ回路

Info

Publication number: JPS63228496A
Application number: JP62061813A
Authority: JP
Inventors: Hiroshi Goto; 寛後藤
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1987-03-17
Filing date: 1987-03-17
Publication date: 1988-09-22

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（概要〕本発明は各メモリセルの夫々が１個のトランジスタと１
個のキャパシタからなるメモリ回路において、副ビット線に複数個のメモリセルを並列に接続すると共
に、副ビット線の電圧を主ビット線とコモン電位間の抵
抗値に変換する変換回路を主ビット線と副ビット線との
間に接続することにより、１個のセンスアンプに接続さ
れるメモリセルの数が多く、しかも集積性に優れた構成
としたものである。

〔産業上の利用分野〕

本発明はメモリ回路に係り、特に各メモリセルの夫々が
１個のトランジスタと１個のキャパシタよりなるメモリ
回路に関する。

（従来の技術）第４図は従来のメモリ回路の一例の構成図を示す。同図
中、１はセンスアンプで、ビット線２に接続されている
。ビット線２にはＭＯ８型電界効果トランジスタ（ＦＥ
Ｔ）３＋〜３１が並列に接続され、更にＦＥＴ３１〜３
１の各々にはキャパシタ４１〜４１が接続されている。

この従来のメモリ回路では、ＦＥＴ３＋〜３１及びキャ
パシタ４１〜４１のうち、直列回路を構成する１個のＦ
ＥＴと１個のキャパシタとから１個のメモリセルが構成
されており、従って、ビット線２には全部でｉ個のメモ
リセルが接続されている。また、５１〜５１はワード線
である。

次に従来のメモリ回路の動作につき説明するに、書き込
み時にはワード線５１〜５１のうち、書き込むべき−の
アドレスに対応した１本のワード線の電位がハイレベル
となり、そのワード線にゲートが接続されているーのＦ
ＥＴがオンとされ、そのＦＥＴに接続されたーのキャパ
シタがビット線２のデータの電圧により充電される。

一方、読み出し時には、ワード線５１〜５１のうち、読
み出しアドレスに対応した１本のワード線の電位がハイ
レベルとなり、そのワード線にゲートが接続されている
ーのＦＥＴがオンとされるので、そのＦＥＴに接続され
ているーのキャパシタに蓄えられている電荷が該ＦＥＴ
を通じてビットａ２の電位をわずかに変化させる。この
ビット線２のわずかな電位の変化はセンスアンプ１で増
幅して読み出される。

また、従来のメモリ回路の他の例として、第５図に示す
如きゲインセル方式と呼ばれる構成のものが知られてい
る。同図中、６はセンスアンプ、７はビット線で、ビッ
ト線７には全部でｊ組のメモリセルが並列接続されてい
る。１番目のメモリセルはＦＥＴ８＋　、９ｔ　、１０
＋及びキャパシタ１１１よりなり、ｊ番目のメモリセル
はＦＥＴ８ｊ　、９ｊ　、１０ｊ及びキャパシタｌｌｊ
よりなる。また、１２１〜１２ｊ、１３＋〜１３ｊはワ
ード線である。

この従来のメモリ回路によれば、各メモリセルが３個の
ＦＥＴと１個のキャパシタより構成されており、書き込
み時には、書ぎ込むべきデータが“１″のときには、ビ
ット線７の電位が第６図（Ａ）にａｌで示す如くハイレ
ベル、データが“Ｏｎのときにはａ２で示す如くローレ
ベルとなると共に、書き込むべき−のアドレスに対応し
た２本のワード線、例えば１２１及び１３１のうち、ワ
ード線１２１の電位が第６図（Ａ）にｂで示す如くハイ
レベル、ワード線１３１の電位が同図（Ａ）にＣで示す
如くローレベルとなる。

これにより、ＦＥＴ８＋がオン、ＦＥＴ９＋がオフとな
り、ビット線７のデータはＦＥＴ８＋を通じてキャパシ
タ１１１に印加され、これを充電する。

一方、読み出し時には、読み出すべきアドレスに対応し
た２本のワード線、例えば１２１及び１３１のうち、ワ
ード線１２１の電位が第６図（Ｂ）にｅで示す如くロー
レベルとされ、かつ、ワード線１３＋の電位が第６図（
Ｂ）にｆで示す８１がオフ、ＦＥＴ９＋がオンとされる
。一方、キャパシタ１１＋に蓄積されている電荷の値は
、書き込まれたデータの値が１″のとぎにはハイレベル
であり、トランジスタ１０＋をオンとし、データの値が
“０″のときにはローレベルであり、トランジスタ１０
＋をオフとする。

従って、キャパシタ１１１に書ぎ込まれているデータの
値によって、ビット線７からＦＥＴ９＋及び１０＋を介
してグラウンドに到る経路の抵抗値が変化することにな
り、この抵抗値の変化によってビット線７の電位が変化
するため（データの値が“１”のときは第６図（Ｂ）に
ｄで示す如くローレベルとなる）、センスアンプ６はこ
のビット線７の電位の変化を検知することによって、書
き込まれたデータを読み出す。

〔発明が解決しようとする問題点〕

第４図に示した従来のメモリ回路はメモリセルが１個の
ＦＥＴと１個のキャパシタのみからなるハ１　　　剖豐
ｆ嶌ふシ　ｃ−８頁　柄　７ｊ％　　１　　し　ｌ＼　
ス　本ね　戸　ん′ｔ、°　骨　ス、は而、１本のビッ
ト線２に接続されるメモリセル数が多くなると、メモリ
セルの容量が大となり、読み出し時のデータの値が０”
のときと“１″のときとにおけるビット線２の電位差が
小となり、センスアンプ１によりセンスし難くなるため
、通常１００〜２００ビツトのメモリセルしか１本のビ
ット線に接続できず、１チツプ中に多数のセンスアンプ
を必要とする問題点があった。

これに対し、第５図に示した従来のゲインセル方式のメ
モリ回路では、ビット線７の抵抗と配線容量、及び拡散
層の容量とにより、スピードが決まるので成る限界はあ
るが、センスアンプ６はビット線７とグラウンド間の抵
抗値の大小を検知することにより読み出しを行なうので
、第４図に示したメモリ回路にくらべ、１木のビ、ット
線７にかなり多くのメモリセルを接続することができる
。

しかし、このメモリ回路はメモリセルの構成が３個のＦ
ＥＴと１個のキャパシタとよりなり、第４図に示したメ
モリ回路にくらベメモリセルの構成素子数が多いため、
集積性が悪いという問題点があった。

本発明は上記の点に鑑みて創作されたもので、１本のビ
ット線に接続できるメモリセル数を多くでき、しかも集
積性に優れたメモリ回路を提供することを目的とする。

〔問題点を解決するための手段〕

本発明のメモリ回路は、主ビット線及び副ビット線と、
副ビット線の電圧を主ビット線とコモン電位間の抵抗値
に変換する変換回路とよりなり、副ビット線にはメモリ
セルが複数個並列接続される。また、副ビット線、複数
個のメモリセル及び変換回路よりなる回路部は主ビット
線に複数組並列に接続される。

〔作用〕

メモリセルの記憶データは副ビット線に電圧変化として
現われ、変換回路により抵抗値に変換された後主ビット
線に伝達されてセンスアンプで検知される。

従って、センスアンプはゲインセル方式と同様に、デー
タの値を主ビット線とコモン電位間の抵抗値の変化とし
て検出するので、主ビット線に接続できるメモリセル数
を増大できる。また、変換回路の面積は、センスアンプ
の面積よりも小さくすることができる。

〔実施例〕

第１図は本発明になるメモリ回路の一実施例の回路系統
図を示す。同図中、ＭＢは主ビット線で、センスアンプ
１５に接続される一方、任意のｍ個の変換回路１６１〜
．１６Ｔ１１が並列に接続されている。変換回路１６１
〜１６ｔｎの各々は、副ビット線ＳＢ＋〜Ｓ８ｍ、コン
トロール線ＣＮＴ１〜ＣＮＴｍのうち、対応する１本の
副ビット線と１本のコントロール線に接続されている。

副ビット線ＳＢ＋〜ＳＢｍの各々には、任意のｎ個（例
えば１６〜３２個）のメモリセルが並列接続されている
。

副ビット線ＳＢ＋に接続されているＦ　Ｅ　Ｔ　１７ｎ
〜１７１ηとこれらのＦＥＴに接続されているキャパシ
タ１８１１〜１８１１とは上記のｎ個のメモリセルを構
成し、同様に副ビット線ＳＢｍに接続されているＦＥＴ
１７ｎｚ　〜１７ｍｔ＋と、キャパシタ１８ｍ＋〜１８
ＴｌＩＴｌとはｎ個のメモリセルを構成している。ＦＥ
Ｔ　１７ｕ　〜１７＋　ＴＩ　、　１７ｍ＋〜１７ｍ１
の各ゲートには、ワード線ＷＬｎ＝ＷＬ　＋　ｎ　、　
ＷＬｍ’＋　〜ＷＬｍ　ＴＩが夫々接続されている。

変換回路１６１〜１６ｍは夫々同一構成で、例えば第２
図に示す如き回路構成とされている。同図中、第１図と
同一構成部分には同一符号を付しである。第２図におい
て、ＰチャンネルＭＯ８型トランジスタ（ＦＥＴ）Ｑ＋
のドレインとＮチャンネルＭＯ８型トランジスタＱ２の
ドレインとは夫々主ビット線ＭＢに接続され、またトラ
ンジスタＱ１及びＱ２の両ゲートはコントロール線ＣＮ
Ｔに接続されている。

またトランジスタＱ２のソースとＮチャンネルＭＯ３型
トランジスタＱ３のゲートとは夫々副ビット線ＳＢに接
続されている。更に、トランジスタＱ３はそのドレイン
がトランジスタＱ１のソースに接続され、そのソースが
接地されている。

以上の構成の本実施例の動作について次に説明する。ま
ず、書き込み動作時には、コントロール線ＣＮＴの電位
がハイレベルとされるので、書き込むべきアドレスの変
換回路（ここでは−例として変換回路１６１の場合につ
いて説明する）の、第２図中のトランジスタＱ！がオフ
となり、かつ、トランジスタＱ２がオンとなる。

いま、書き込むべきメモリセルをＦＥＴ１７．ＴＩ及び
キャパシタ１８１Ｔ＋よりなるメモリセルとすると、ワ
ード線ＷＬＩＴＩの電圧だけがハイレベルで、他のすべ
てのワード線の電圧はローレベルであるから、ＦＥＴ　
１７ｎ　〜１７ｍｔ＋、のうち、ＦＥＴ１７１Ｔｌのみ
がオンとなる。ここで、書き込むべきデータが“１′の
ときは主ビット線ＭＢの電圧がハイレベル、データが“
Ｏ″のとぎは主ビット線ＭＢの電圧はローレベルとなる
が、この書き込むべきデータは変換回路１６１内のトラ
ンジスタＱ２を通してビット線ＳＢ＋に伝達され、更に
ＦＥＴ１７１Ｔ＋を通してキャパシタ１８１Ｔ＋に印加
され、ここで電荷として記憶保持される。

次に読み出し時の動作につき説明するに、このときはコ
ントロール線ＣＮＴ　（ＣＮＴ＋　）の電圧がローレベ
ルとされ、変換回路１６１内のトランジスタＱ１がオン
、Ｑ２がオフとされる。また、これと同時に主ビット線
ＭＢの電圧が第３図（Ａ）に示す如く、読み出し開始時
刻ｔ１直後にハイレベルとされた後、読み出しアドレス
に対応した−のワード線（−例としてＷＬＩＴ＋）の電
圧も第３図（Ｃ）に示す如くハイレベルとされてＦＥＴ
１７１１をオンとする。

これにより、副ビット線ＳＢ＋には、キャパシタ１８１
ηに蓄積電荷が有るとき（データ“１″のとき）は第３
図（Ｂ）に実線で示す如く徐々に上昇する電圧が、ＦＥ
Ｔ１７＋ＴＩを通じて取り出され、蓄積電荷が無いとき
（データ″゛０″のとき）は同図（８）に破線で示す如
く副ビット線ＳＢ＋の電圧はローレベルのままとなる。

副ビット線ＳＢ＋に現われた上記の電圧は変換回路１６
１内の第２図に示したトランジスタＱ３のゲートに印加
されるので、読み出しデータが“１″のときにはトラン
ジスタＱ３がオン、読み出しデータが“０”のときには
トランジスタＱ３がオフとなる。

従って、主ビット線ＭＢとグラウンド（ＧＮＤ）間の、
トランジスタＱＩ及びＱ３よりなる回路部の抵抗値が、
読み出しデータ（ＩｉｌｌＪビット線ＳＢ＋線型Ｂ＋に
応じて変化することになり、これに伴って主ビット線Ｍ
Ｂの電圧は第３図（Ａ）に示す如く変化する。ここで、
第３図（Ａ）中、実線は読み出しデータが“１”のとき
、破線は“０”のときの主ビット線ＭＢの電圧を示す。

主ビット線ＭＢの電圧が確定した時刻ｔ２でセンスアン
プ１５の出力電圧が読み出しデータとして読み取られる
。しかる後に時刻ｔ３より一定期間コントロール線ＣＮ
Ｔ　（ＣＮＴ＋　）の電圧が第３図（Ｄ）に示す如くハ
イレベルとされ、変換回飽１６．由のトラゝノ乃り々ｎ
、バオ７０つＨオンとされると共に、主ビット線ＭＢの
電圧を第３図（Ａ＞に示す如くゼロとすることにより、
副ピット線ＳＢ＋の電圧を第３図（Ｂ）に示す如くゼロ
にする。これは、後にメモリセルからデータ″Ｏ”を読
み出せるようにするためである。

このように、本実施例によれば、１本の副ビット線には
１６個〜３２個同時のメモリセルを並列に接続でき、副
ビット線の電圧を変換回路により抵抗値に変換している
から、ｍｎ個のメモリセルを主ビット線ＭＢに接続でき
る。

なお、本発明は上記実施例のように、コモン電位がグラ
ウンド電位の回路構成に限定されるものではなく、その
他種々の変形例が考えられる。

〔発明の効果〕

上述の如く、本発明によれば、１個のトランジスタと１
個のキャパシタより１個のメモリセルが構成されると共
に、メモリセルから読み出したデータによる副ビット線
の電圧を、主ビット線とコモン電位間の抵抗値に変換す
るようにしたので、１個のトランジスタと１個のキャパ
シタより１個のメモリセルが構成される従来のメモリ回
路に比べ１個のセンスアンプに接続されるメモリセル数
を大幅に増加でき、しかも変換回路の面積はセンスアン
プの面積よりも小さくできるため、全体的に見て従来の
ゲインセル方式メモリ回路にくらべ集積性を向上するこ
とができる等の特長を有するものである。

【図面の簡単な説明】

第１図は本発明の一実施例の回路系統図、第２図は第１
図図示回路系統°中の変換回路の一実施例の回路図、第３図は第１図の動作説明用波形図、第４図及び第５図は夫々従来のメモリ回路の各個の構成
図、第６図は第５図の動作説明用波形図である。図において、１５はセンスアンプ、１６１〜１６ｍは変換回路、１７ｕ〜１７ｍｔ＋はＭＯ３型電界効果トランジスタ（
ＦＥＴ）、１８ｎ〜１８ｍ１はキャパシタ、ＭＢは主ビット線、Ｓ８１〜５ＢＴｒｌは副ビット線、ＣＮＴ＋〜ＣＮＴｍはコントロール線、ＷＬｎ〜Ｗ　Ｌ
　Ｔｌｌ　Ｔ＋はワード線、ＱｌはＰチャンネルＭＯ８
型電界効果トランジスタ（ＦＥＴ）、Ｑ２．０３はＮチャンネルＭＯ８型電界効果トランジス
タ（ＦＥＴ）である。ポ代理人　弁理士　井　桁　貞　−１ｔ−１，：　）、、
、ニー； □　一本発明の一実施例の回路系統図第１図変換回路の一実施例の回路図第２図第１図の動作説明用波形図第３図従来回路の一例の構成図

Claims

【特許請求の範囲】複数個のメモリセルの夫々がワード線の電圧でスイッチ
ングする１個のトランジスタと１個のキャパシタとから
なるメモリ回路において、センスアンプ（１５）に接続される主ビット線（ＭＢ）
と、前記メモリセルが複数個並列接続される副ビット線（Ｓ
Ｂ＿１〜ＳＢ＿ｍ）と、該主ビット線（ＭＢ）と該副ビット線（ＳＢ＿１〜ＳＢ
＿ｍ）との間に接続されており、該副ビット線（ＳＢ＿
１〜ＳＢ＿ｍ）の電圧を該主ビット線（ＭＢ）とコモン
電位間の抵抗値に変換する変換回路（１６＿１〜１６＿
ｍ）とよりなり、該副ビット線（ＳＢ＿１〜ＳＢ＿ｍ）、複数個のメモリ
セル及び該変換回路（１６＿１〜１６＿ｍ）よりなる回
路部を該主ビット線（ＭＢ）に複数個並列に接続する構
成としたことを特徴とするメモリ回路。