JPS63228667A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明はＭＯＳＦＥＴ（金属酸化物半導体・電界効果
トランジスタ）のゲート保護用ダイオード構造に関する
。

〔従来技術〕

ＩＣ表面に形成されたトランジスタの静電破壊防止手段
としては、たとえば特公昭５３−２１８３８に「バイポ
ーラＩＣの静電破壊防止ダイオード」として記載されて
いる。この技術は第４図に示すようにｎ型半導体基体２
００表面の一部Ｋｐ型ウェル（ベース）２１を形成し、
このｐ型ウェルの表面の一部Ｋｎ　　型拡散層（エミッ
タ）２２を形成し、このｎ＋型拡散層及２２一方の電極
２３を入力端子に接続するとともに他方の電極２４をｐ
型ウェル２１と短絡させてバイポーラ素子などの入力回
路２５に接続するものであって、入力端子（ＰＡＤ　）
に負のサージ電圧が印加された場合。

ｎ＋層２２の抵抗成分によりｎ＋層内で電圧降下し、降
下電位がｎ＋層と９層２１との短絡部を経て、９層２１
に加わるため、ｎ＋＋域２２の入力端子側とｐ領域内の
ｐｎ接合Ｊ、は頭方向にバイアスされる。一方、９層２
１とｎ基板２０とのｐｎ接合Ｊ、には逆方向電位が加わ
っているため、ｎ＋エミッタ・ｐベース・ｎコレクタナ
ルトランジスタが構成され、電流は実線の矢印で示すよ
うにＣ１８−＋Ｅの経路で流れ入力回路にサージ電圧の
加わるのを防止する。

また、入力端子に正のサージ電圧が加わった場合には、
負のサージ電圧の場合と同様の理由により、電流は点線
の矢印で示すようにＣ−＋Ｂ　−＋　Ｅと流れ、入力回
路はサージ電圧から保護される。

〔発明が解決しようとする問題点〕

ところで、入力回路がＭＯＳＦＥＴであってそのゲート
保護手段に上記ダイオード構造を利用するにあたって、
このＭＯＳＦＥＴがｎ型基板表面にｐ型ソース・ドレイ
ンを有するデプレーシ冒ン・タイプの場合は問題ではな
いが、ｎ型基板表面にｎ型ソース・ドレインを有するエ
ン／・ンスメントタイプの場合には下記の問題が生じる
。

第５図は公知とされた技術ではないが、本発明により検
討されたｎチャネルＭＯＳＦＥＴのゲート保護用ダイオ
ードの構造を示すものである。同図において、２６はｐ
型半導体基板、２７はＭＯＳＦＥＴＱ、のｎ型ソース・
ドレイン、２８は絶縁ゲートである。Ｑ、はこのＭＯＳ
ＦＥＴＱ、のゲート保護用ダイオードであって、２９は
ｎ型ウェル、３０はゲートに接続されるｐ型拡散層、３
１はｎウェルとｐ基板を短絡するように形成されたｐ型
拡散層でＱ、のソースに接続される。

ここで％ＭＯＳＦＥＴＱ１のゲートに正の電圧が印加さ
れると、保護ダイオードＱ、の空乏層は外側のｎｐ！−
合Ｊ３からのびるため接合容量が大となり、ひいてはゲ
ート入力容量が大となってチューナなどに使用されるエ
ンハンスメントタイプの素子の場合きわめて不利である
。

本発明は上記した問題点を克服するためになされたもの
であって、その目的はゲート入力容量を小さくできるエ
ンハンスメントタイプＭＯＳＦＥＴのゲート保護ダイオ
ードを提供することにある。

Ｃ問題点を解決するための手段〕 本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記のとおりである。

すなわち、ｐ型Ｓｉ基板の表面に形成されたｎ型ウェル
と、このｎ型ウェルの表面の一部に形成されたｐ型ウェ
ルと、このｐ型ウェル表面の形成された中央部ｎ＋型拡
散層及び周辺部ｎ＋型拡散層及からなり、中央部ｎ＋型
拡散層及同じ基板上のｎチャネルＭＯＳＦＥＴのゲート
に接続し、周辺部のｎ＋＋散層は上記ＭＯＳＦＥＴのソ
ースに接続することによってゲート保護を行うものであ
る。

〔作用〕

上記した手段によれば、ゲートに正のバイアス電圧を印
加したときの接合容量を小さくでき、ゲート入力容量を
小さくすることができ、高周波特性を改善できる。

〔実施例〕

第１図は本発明の一実施例を示すものであって、ｎ型基
板表面に形成されたＭＯＳＦＥＴのゲート保護ダイオー
ドの断面図である。第２図は上記ゲート保護ダイオード
の平面図であって、その人−Ａ断面に第１図が対応する
。

１はｐ−型Ｓｉ半導体基板、２はｎ型ウェル、３はｐ型
ウェルである。ｐ型ウェル３はｎ型ウェル２表面の一部
に形成され、その深さはｎ型ウェル２よりも浅く形成さ
れる。

４は中央部ｎ＋型拡散層及５は周辺部ｎ＋型拡散層及あ
る。

周辺部ｎ　型拡散層５はｐ型ウェル３とｎ型ウェル２を
短絡するように接合にそってリング状に形成される。

６は表面酸化膜、７はＭＯＳＦＥＴのゲートに接続され
る電極、８はソースに接続される電極である。

上記実施例に示すように、ｎウェル内にｐウェルを形成
し、このｐウェル内にｎ　型拡散層を設けてｎｐ接合を
つくることにより、ゲートＧに正のバイアスを印加した
ときに、ｎ＋型拡散層及ｎｐ接合からのびる空乏層（点
線で示される）の面積は従来のｎウェルとｐ基板とのｎ
ｐ接合からのびる空乏層（第５図参照）に比して格段に
小さく。

ゲート保護ダイオードとしての接合容量、すなわちゲー
ト入力容量を小さくすることができ、これＫよって入力
回路の高周波特性（ＮＦ／ＰＧ’）を大幅に改善し、か
つ向上する。

第３図はＣＭＯＳＦＥＴを有するＩＣの基板表面に本発
明による保護ダイオードを形成した具体的実施例を示す
断面図である。

９はｐ＋型拡散層及保護ダイオードの入力側（周辺部）
ｎ＋型拡散層及電極に接続される。

１０はｐ型基板表面に形成されたｎチャネル間Ｏ８ＦＥ
Ｔのソース・ドレインｎ＋型拡散層であって、保護ダイ
オードの周辺部ｎ＋＋散層に電極（配線）８を介して接
続される。保護ダイオードにおけるｎ＋型拡散層及４５
はこのソース拳ドレインと同じイオン注入・拡散工程に
より形成されろ。１１は上記ＭＯＳＦＥＴの絶縁ゲート
であり、保護ダイオードの中央部ｎ＋＋拡散Ｍ４に電極
（配線）７を介して接続される。１２はｐ型基板表面に
形成されたｎウェルである。このｎウェルは保護ダイオ
ードのｎウェル２と同じイオン注入・拡散工程により形
成される。

１３はｐチャネルＭＯＳＦＥＴのソース・ドレインとな
るｐ＋型拡散層及ある。１４は絶縁ゲートである。この
ｐ＋型拡散層及形成時ｐ基板からの電極取出しのための
ｐ＋型拡散層及９形成することができる。

上記の実施例によれば、ｎチャネル間Ｏ８ＦＥＴのゲー
ト保護ダイオードを構成するｎウェル。

ｎウェル及びｎ＋型拡散層及ＣＭＯＳプロセスにおける
ウェル形成工程、ソース・ドレイン拡散工程をそのまま
共用でき、特にプロセスの変更なく実現できる。

以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨゛を逸脱しない範囲で種々変更
可能である。

本発明は同じ半導体基板にエンハンスメントタイプＭＯ
ＳＦＥＴを有するｎチャネルＭＯ８ＩＣ。

Ｃ−ＭＯ８ＩＣ，あるいはバイポーラＩＣの全てに応用
することができる。

〔発明の効果〕

本願において開示された発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとおりである
。

すなわち、ＭＯＳＦＥＴの動作的の入力容量を低減し、
高周波特性を改善できる。

【図面の簡単な説明】

第１図は本発明による一実施例を示すゲート保護ダイオ
ードの断面図である。 第２図は第１図に対応する拡散パターン平面図である。 第３図は本発明の具体的実施例を示す保護ダイオード付
きＣＭＯＳ　Ｉ　Ｃの断面図である。 第４図は従来のバイポーラＩＣ用静電破壊防止ダイオー
ドの断面図である。 第５図はこれまでに検討されたｎチャネル間Ｏ８ＦＥＴ
とそのゲート保護ダイオードの断面図である。 １・・・ｐ型半導体基板、２・・・ｎ型ウェル、３・・
・ｐ型ウェル、４・・・中央部ｎ　型拡散層、訃・・周
辺部ｎ＋型拡散層及６・・・絶縁膜、７．８・・・電極
。 代理人　弁理士　　小　川　勝　男　、　　１゛−−

Claims (1)

1. 【特許請求の範囲】 １、ｐ型半導体基板の表面に形成されたｎチャネルＭＯ
   ＳＦＥＴのゲート保護のためのダイオードであって、上
   記基板の表面の一部に形成されたｎ型ウェルと、このｎ
   型ウェル表面の一部に形成されたｐ型ウェルと、このｐ
   型ウェルの表面の中央部に形成されたｎ＾＋型拡散層及
   びｐ型ウェル周辺でｎ型ウェルと短絡して形成されたｎ
   ＾＋型拡散層とからなり、上記中央部のｎ＾＋型拡散層
   は前記ＭＯＳＦＥＴのゲートに接続されるとともに周辺
   ｎ＾＋型拡散層はソースに接続されることを特徴とする
   半導体装置。 ２、上記ｎ＾＋型拡散層はｐ型ウェル周辺にそつてリン
   グ状に形成されている特許請求の範囲第１項に記載の半
   導体装置。