JPS6323361A - Ｍｉｓ型電界効果トランジスタの製造方法 - Google Patents
Ｍｉｓ型電界効果トランジスタの製造方法Info
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- JPS6323361A JPS6323361A JP61151686A JP15168686A JPS6323361A JP S6323361 A JPS6323361 A JP S6323361A JP 61151686 A JP61151686 A JP 61151686A JP 15168686 A JP15168686 A JP 15168686A JP S6323361 A JPS6323361 A JP S6323361A
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- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/0223—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/90—MOSFET type gate sidewall insulating spacer
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は微細構造旧Ｓ（Ｍｅｔａｌ Ｉｎ５ｕｌａｔｏ
ｒ Ｓｅｍ１−ｃｏｎｄｕｃｔｏｒ）型電界効果トラン
ジスタ（以下ＴＳＦＥＴと略する）の製造方法に関する
ものである。
ｒ Ｓｅｍ１−ｃｏｎｄｕｃｔｏｒ）型電界効果トラン
ジスタ（以下ＴＳＦＥＴと略する）の製造方法に関する
ものである。
（従来の技術）
？ｌｌ５ＦＥＴの微細化は従来比例縮小則によって達成
されてきた。これは印加電圧とデバイスの物理寸法をと
もにに分の１にし、不純物密度をに倍に増大させるとデ
バイス内の電界形状は縮小する前と同一に保たれ、更に
、スイッチング時間及び消費電流はＫの２乗分の１にな
るというものである。
されてきた。これは印加電圧とデバイスの物理寸法をと
もにに分の１にし、不純物密度をに倍に増大させるとデ
バイス内の電界形状は縮小する前と同一に保たれ、更に
、スイッチング時間及び消費電流はＫの２乗分の１にな
るというものである。
しかし、実際には外部回路とのインターフェースやノイ
ズマージン等の制約から物理寸法を縮小した場合でも、
電源電圧が比例して低減されることは少ない、このため
、［５ＦＥＴ内の電界が大きくなり、いわゆるホットキ
ャリア注入効果により闇値電圧が変動したり、相互コン
ダクタンスが低下しデバイスの信頼性を大きく低下させ
る。
ズマージン等の制約から物理寸法を縮小した場合でも、
電源電圧が比例して低減されることは少ない、このため
、［５ＦＥＴ内の電界が大きくなり、いわゆるホットキ
ャリア注入効果により闇値電圧が変動したり、相互コン
ダクタンスが低下しデバイスの信頼性を大きく低下させ
る。
ホットキャリア注入効果を緩和するための、デバイス構
造がいくつか提案されている。例えば、ＩＥＥＥ Ｔｒ
ａｎｓａｃ該ｏｎｓ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖ
ｉｃｅｓ、ｖｏｌ、ＥＤ−２９Ｎｏ、４ Ａｐｒｉｌ
１９８２ Ｐ、５９０−５９６にＬＤＤ（Ｌｔｇｈｔｌ
ｙＤｏｐｅｄ Ｄｒａｉｎ）構造のＦＥＴの製法が開示
されている。
造がいくつか提案されている。例えば、ＩＥＥＥ Ｔｒ
ａｎｓａｃ該ｏｎｓ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖ
ｉｃｅｓ、ｖｏｌ、ＥＤ−２９Ｎｏ、４ Ａｐｒｉｌ
１９８２ Ｐ、５９０−５９６にＬＤＤ（Ｌｔｇｈｔｌ
ｙＤｏｐｅｄ Ｄｒａｉｎ）構造のＦＥＴの製法が開示
されている。
以下、このＬ［ｌＤ ＦＥＴについて説明する。
第２図は係る従来のＬＤＤＦＥＴの製造工程断面図であ
る。
る。
まず、第２図（ａ）において、１はシリコン基板、２は
フィールド酸化膜、３はゲート酸化膜、４は多結晶シリ
コン膜（Ｐｏｌｙ Ｓｔ）膜、５はＣＶＤ５ｉＯｚ膜で
あり、これらが順次形成される。
フィールド酸化膜、３はゲート酸化膜、４は多結晶シリ
コン膜（Ｐｏｌｙ Ｓｔ）膜、５はＣＶＤ５ｉＯｚ膜で
あり、これらが順次形成される。
次に、第２図（ｂ） ニ示されるように、ＣＶＤ５ｔＯ
。
。
膜５、多結晶シリコン膜４をバターニングする。
次に、第２図（ｃ）に示されるように、それをマスクに
してシリコン基板１へＮ−層６をイオン打ち込みにより
形成する。
してシリコン基板１へＮ−層６をイオン打ち込みにより
形成する。
次いで、第２図（ｄ）に示されるように、全面へＣＶＤ
５ｉ（ｈ膜７を堆積する。
５ｉ（ｈ膜７を堆積する。
次に、第２図（ｅ）に示されるように、ＲＩＢ （反
応性イオンエツチング）法でサイドウオール８を形成す
る。
応性イオンエツチング）法でサイドウオール８を形成す
る。
続いて、第２図（ｆ）に示されるように、全面にＮ゛イ
オン打込みを行い、Ｎ°層９を形成する。
オン打込みを行い、Ｎ°層９を形成する。
以後は通常の工程でコンタクト及びＡＩ配線層１０を形
成し、第３図に示されるようなＬＤＤＦＥＴが得られる
。
成し、第３図に示されるようなＬＤＤＦＥＴが得られる
。
このように、ゲート電極をバターニング後、ゲート電極
をマスクにして自己整合的に低濃度拡散層（Ｎ−層）６
をイオン注入で形成し、ゲート電極の側壁に絶縁物のサ
イドウオール８を作り、該サイドウオールとゲート電極
をマスクにして自己整合的に高濃度ソース・ドレイン拡
散層（Ｎ”層）９をイオン注入で形成している。このよ
うにすることにより、サイドウオール８の下部に電界緩
和のための低濃度層を形成することができる。
をマスクにして自己整合的に低濃度拡散層（Ｎ−層）６
をイオン注入で形成し、ゲート電極の側壁に絶縁物のサ
イドウオール８を作り、該サイドウオールとゲート電極
をマスクにして自己整合的に高濃度ソース・ドレイン拡
散層（Ｎ”層）９をイオン注入で形成している。このよ
うにすることにより、サイドウオール８の下部に電界緩
和のための低濃度層を形成することができる。
（発明が解決しようとする問題点）
しかしながら、以上述べた方法では旧５ＦＥＴのホット
キャリア注入効果はサイドウオールの形状に大きく依存
し、サイドウオール形成プロセスがキーポイントであり
、良好なサイドウオール形状を得ることが困難であった
。
キャリア注入効果はサイドウオールの形状に大きく依存
し、サイドウオール形成プロセスがキーポイントであり
、良好なサイドウオール形状を得ることが困難であった
。
本発明は、上記問題点を除去し、良好なサイドウオール
の形成が可能なＬＤＤ構造を有する旧５ＦＥＴを提供す
ることを目的とする。
の形成が可能なＬＤＤ構造を有する旧５ＦＥＴを提供す
ることを目的とする。
（問題点を解決するための手段）
本発明は、上記問題点を解決するために、ＬＤＤ構造を
有する旧５ＦＥＴの製造方法において、半導体基板或い
は半導体薄層上にゲート絶縁膜を形成する工程と、この
ゲート絶縁膜上にゲート電極を形成する工程と、このゲ
ート電極をマスクにしてイオン注入により低濃度拡散層
を形成する工程と、全面に不純物を含んだＣｖＤ酸化膜
を堆積させる工程と、異方性エツチングにより前記ゲー
ト電極のエツジ部にサイドウオールを形成する工程と、
前記ゲート電極及び前記サイドウオールをマスクにして
高濃度ソース・ドレイン拡散層を形成する工程とを設け
るようにしたものである。
有する旧５ＦＥＴの製造方法において、半導体基板或い
は半導体薄層上にゲート絶縁膜を形成する工程と、この
ゲート絶縁膜上にゲート電極を形成する工程と、このゲ
ート電極をマスクにしてイオン注入により低濃度拡散層
を形成する工程と、全面に不純物を含んだＣｖＤ酸化膜
を堆積させる工程と、異方性エツチングにより前記ゲー
ト電極のエツジ部にサイドウオールを形成する工程と、
前記ゲート電極及び前記サイドウオールをマスクにして
高濃度ソース・ドレイン拡散層を形成する工程とを設け
るようにしたものである。
（作用）
本発明によれば、上記のように構成し、サイドウオール
を形成する際、ＣＶＤ （ｃｈｅｍｉｃａｌ Ｖａｐｏ
ｒＤｅｐｏｓｉ該ｏｎ）酸化膜中の不純物濃度を制御す
ることによりゲート電極のエツジ部での酸化膜の被覆率
を小さくし、サイドウオール形状を得る。つまり、ＣＶ
Ｄ酸化膜を常圧ＣＶＯによって形成し、不純物をドープ
することにより段差部でオーバーハング状となり、そし
て、異方性エツチングにより再現性よく良好なサイドウ
オール形状を得る。また、ｃｖｎ酸化膜の不純物をドー
プすることにより、熱酸化膜に対するＣＶＤ酸化膜のエ
ツチング速度が速くなり、サイドウオール形状のエツチ
ングの際、フィールド酸化膜の膜べりを抑えることがで
きる。
を形成する際、ＣＶＤ （ｃｈｅｍｉｃａｌ Ｖａｐｏ
ｒＤｅｐｏｓｉ該ｏｎ）酸化膜中の不純物濃度を制御す
ることによりゲート電極のエツジ部での酸化膜の被覆率
を小さくし、サイドウオール形状を得る。つまり、ＣＶ
Ｄ酸化膜を常圧ＣＶＯによって形成し、不純物をドープ
することにより段差部でオーバーハング状となり、そし
て、異方性エツチングにより再現性よく良好なサイドウ
オール形状を得る。また、ｃｖｎ酸化膜の不純物をドー
プすることにより、熱酸化膜に対するＣＶＤ酸化膜のエ
ツチング速度が速くなり、サイドウオール形状のエツチ
ングの際、フィールド酸化膜の膜べりを抑えることがで
きる。
（実施例）
以下、本発明の実施例について図面を参照しながら詳細
に説明する。
に説明する。
第１図は本発明の一実施例をを示すＭＩＳＦＥＴの製造
工程断面図である。
工程断面図である。
この実施例ではＰ型シリコン半導体基板を用いたＮチャ
ネルＭＩＳＦＥＴについて説明する。
ネルＭＩＳＦＥＴについて説明する。
まず、シリコン基板１１上に適当な方法、例えば、選択
酸化法により？ｌｌ５ＦＥＴ間を分離するフィールド酸
化膜１２を形成する。次に、膜厚２Ｏｎ個程度のゲート
絶縁膜１３を熱酸化により成長させ、その上にゲート電
極となる多結晶シリコン１４をＣＶＤ法により３００ｎ
ｍ堆積させる。その後、ホトリソグラフィー技術により
多結晶シリコン１４をパターニングする。
酸化法により？ｌｌ５ＦＥＴ間を分離するフィールド酸
化膜１２を形成する。次に、膜厚２Ｏｎ個程度のゲート
絶縁膜１３を熱酸化により成長させ、その上にゲート電
極となる多結晶シリコン１４をＣＶＤ法により３００ｎ
ｍ堆積させる。その後、ホトリソグラフィー技術により
多結晶シリコン１４をパターニングする。
この時、多結晶シリコン１４をエツチングした部分のゲ
ート酸化膜は残しておく Ｃ第１図（ａ）参照〕。
ート酸化膜は残しておく Ｃ第１図（ａ）参照〕。
次に、ゲート電極をマスクにして、電界を緩和させる目
的で低濃度Ｎ型層１５をリンのイオン注入により形成す
る。ここで、リンのドーズ量を３×１０１３ｃＩｌ″を
打ち込み、該エネルギーを５０ Ｋ、Ｖとした場合低濃
度Ｎ型層の表面濃度は約３ ＸＩＯ”ｃｆｆｉ−”とな
った。
的で低濃度Ｎ型層１５をリンのイオン注入により形成す
る。ここで、リンのドーズ量を３×１０１３ｃＩｌ″を
打ち込み、該エネルギーを５０ Ｋ、Ｖとした場合低濃
度Ｎ型層の表面濃度は約３ ＸＩＯ”ｃｆｆｉ−”とな
った。
次に、サイドウオールを形成するため、酸化膜１６をＣ
ＶＤ法により全面に堆積させる。この酸化膜のゲート％
を掻のエツジ部における被覆形状はサイドウオール形状
を大きく支配しているので、非常に重要である。そのエ
ツジ部で酸化膜がオーバーハング状になるように、酸化
膜の成長はモノシラ７ （ＳｉＨよ）ガスと酸素を用い
た常圧ＣＶＤ法で行い、更に、不純物としてリンまたは
ボロンを用いた。
ＶＤ法により全面に堆積させる。この酸化膜のゲート％
を掻のエツジ部における被覆形状はサイドウオール形状
を大きく支配しているので、非常に重要である。そのエ
ツジ部で酸化膜がオーバーハング状になるように、酸化
膜の成長はモノシラ７ （ＳｉＨよ）ガスと酸素を用い
た常圧ＣＶＤ法で行い、更に、不純物としてリンまたは
ボロンを用いた。
リンの導入にはホスフィン（ＰＨ３）、ボロンの導入に
はジボラン（ＢＪａ） 、ヒ素の導入にはアルミン（Ａ
ｓＨｙ）を用いる。
はジボラン（ＢＪａ） 、ヒ素の導入にはアルミン（Ａ
ｓＨｙ）を用いる。
第４図は酸化膜中の不純物濃度エツジ部での被覆角θの
関係を表したもので、この被覆角の定義はこの図に示さ
れるように、酸化膜のエツジ部での接線とウェハ主面と
のなす角で、この角度が大きい程オーバーハングが大き
くなる。また、第５図には、この酸化膜に不純物を添加
した場合の被覆角特性が示されており、曲線（ａ）はリ
ンをドープした場合、曲Ｗ （ｂ）はボロンをドープし
た場合がそれぞれ示されている。この図から明らかなよ
うに、不純物を添加することにより被覆角が大きくなる
。特に、リンをドープした場合、この効果が大きい。こ
の実施例では、ゲート電極を形成する多結晶シリコンの
膜厚Ｔ２゜Ｌ ｙ３０ ｎ ｍ −、ｈｏｓとして４モ
ル％のリンをドープした酸化膜を４００ｎｍ堆積させた
。この酸化膜中の不純物は、基板上に残存させたゲート
酸化膜があるため、基板中には拡散されない（第１図（
ｂ）参照〕。
関係を表したもので、この被覆角の定義はこの図に示さ
れるように、酸化膜のエツジ部での接線とウェハ主面と
のなす角で、この角度が大きい程オーバーハングが大き
くなる。また、第５図には、この酸化膜に不純物を添加
した場合の被覆角特性が示されており、曲線（ａ）はリ
ンをドープした場合、曲Ｗ （ｂ）はボロンをドープし
た場合がそれぞれ示されている。この図から明らかなよ
うに、不純物を添加することにより被覆角が大きくなる
。特に、リンをドープした場合、この効果が大きい。こ
の実施例では、ゲート電極を形成する多結晶シリコンの
膜厚Ｔ２゜Ｌ ｙ３０ ｎ ｍ −、ｈｏｓとして４モ
ル％のリンをドープした酸化膜を４００ｎｍ堆積させた
。この酸化膜中の不純物は、基板上に残存させたゲート
酸化膜があるため、基板中には拡散されない（第１図（
ｂ）参照〕。
次に、平行平板型アノードカップル方式の異方性プラズ
マエツチャーでゲート電極のわきにサイドウオール１６
′を残す。ガスはＣｄ５とＣＨＦ、を用い、高周波電力
はＩ Ｗ／ｃｕｔとした。酸化膜がゲート電極のエツジ
部でオーバーハング状になっていると、エツチングの際
、酸化膜自体がエツチングマスクとして働き、仕上がり
のサイドウオール１６′は切り立った形となり、高濃度
Ｎ型層１７を形成する時の良好なイオン打ち込みマスク
となる。また、酸化膜もサイドウオール形状に影響する
。
マエツチャーでゲート電極のわきにサイドウオール１６
′を残す。ガスはＣｄ５とＣＨＦ、を用い、高周波電力
はＩ Ｗ／ｃｕｔとした。酸化膜がゲート電極のエツジ
部でオーバーハング状になっていると、エツチングの際
、酸化膜自体がエツチングマスクとして働き、仕上がり
のサイドウオール１６′は切り立った形となり、高濃度
Ｎ型層１７を形成する時の良好なイオン打ち込みマスク
となる。また、酸化膜もサイドウオール形状に影響する
。
第６図はサイドウオール立ち上り角のゲート多結晶シリ
コン膜厚に対するサイドウオール酸化膜厚比の依存性を
示したもので、この図から明らかなように、この比が１
．６以下になると立ち上り角が急激に小さくなってしま
う。
コン膜厚に対するサイドウオール酸化膜厚比の依存性を
示したもので、この図から明らかなように、この比が１
．６以下になると立ち上り角が急激に小さくなってしま
う。
更に、エツチング時ＣＶＤ酸化膜に不純物がドープされ
ているので熱酸化膜に対するエツチング速度の比が大き
くなり、多少のオーバーエッチによってもフィールド酸
化膜の膜ベリが抑えられる。
ているので熱酸化膜に対するエツチング速度の比が大き
くなり、多少のオーバーエッチによってもフィールド酸
化膜の膜ベリが抑えられる。
次に、サイドウオール１６′を形成した後、ゲート電極
及びサイドウオール１６′をマスクにして、高濃度Ｎ型
層１７を形成するため、イオン注入によりヒ素を５Ｘ１
０”ｅｌｍ−”のドーズ量で導入する〔第１図（ｃ）参
照〕。
及びサイドウオール１６′をマスクにして、高濃度Ｎ型
層１７を形成するため、イオン注入によりヒ素を５Ｘ１
０”ｅｌｍ−”のドーズ量で導入する〔第１図（ｃ）参
照〕。
以降は公知の技術を用い、絶縁膜１８を形成し、コンタ
クトホールを開孔し、金属配線１９を施して、更に、保
護膜２０を形成する〔第１図（ｄ）参照）。
クトホールを開孔し、金属配線１９を施して、更に、保
護膜２０を形成する〔第１図（ｄ）参照）。
なお、上記実施例においては、半導体基板上にゲート絶
縁膜を形成する場合について説明したが、これに限定さ
れるものではなく、半導体薄層上にゲート絶縁膜を形成
するにも適用できる。
縁膜を形成する場合について説明したが、これに限定さ
れるものではなく、半導体薄層上にゲート絶縁膜を形成
するにも適用できる。
また、本発明は上記実施例に限定されるものではなく、
本発明の趣旨に基づいて種々の変形が可能であり、これ
らを本発明の範囲から排除するものではない。
本発明の趣旨に基づいて種々の変形が可能であり、これ
らを本発明の範囲から排除するものではない。
（発明の効果）
以上、詳細に説明したように、本発明によれば、次のよ
うな効果を奏することができる。
うな効果を奏することができる。
（１） ＣＶＤ酸化膜を常圧ＣｖＤによって形成し、不
純物をドープすることにより段差部でオーバーハング状
となり、そして、異方性エツチングにより再現性よく良
好なサイドウオール形状を得ることができ、しかも特性
のばらつきの少ないＭＩＳＦＥＴを製造することができ
る。
純物をドープすることにより段差部でオーバーハング状
となり、そして、異方性エツチングにより再現性よく良
好なサイドウオール形状を得ることができ、しかも特性
のばらつきの少ないＭＩＳＦＥＴを製造することができ
る。
（２） ＣＶＤ酸化膜の不純物をドープすることにより
、エツチング速度が速くなり、サイドウオール形成エツ
チングの際、フィールド酸化膜の膜ベリを抑えることが
できる。
、エツチング速度が速くなり、サイドウオール形成エツ
チングの際、フィールド酸化膜の膜ベリを抑えることが
できる。
第１図は本発明に係るＭＩＳ型電界効果トランジスタの
製造工程断面図、第２図は従来の？ＩＩＳ型電界効果ト
ランジスタの製造工程断面図、第３図は従来のＭＩＳ型
電界効果トランジスタの断面図、第４図は酸化膜の不純
物濃度エツジ部での被覆角説明断面図、第５図は酸化膜
不純物１度対被覆角特性図、第６図はゲート多結晶シリ
コンに対するサイドウオール酸化膜厚比とサイドウオー
ル立ち上り角の特性図である。 １１・・・基板、１２・・・フィールド酸化膜、１３・
・・ゲート絶縁膜、１４・・・多結晶シリコン、１５・
・・低濃度Ｎ型層、１６・・・酸化膜、１６′・・・サ
イドウオール、１７・・・高濃度Ｎ型層。
製造工程断面図、第２図は従来の？ＩＩＳ型電界効果ト
ランジスタの製造工程断面図、第３図は従来のＭＩＳ型
電界効果トランジスタの断面図、第４図は酸化膜の不純
物濃度エツジ部での被覆角説明断面図、第５図は酸化膜
不純物１度対被覆角特性図、第６図はゲート多結晶シリ
コンに対するサイドウオール酸化膜厚比とサイドウオー
ル立ち上り角の特性図である。 １１・・・基板、１２・・・フィールド酸化膜、１３・
・・ゲート絶縁膜、１４・・・多結晶シリコン、１５・
・・低濃度Ｎ型層、１６・・・酸化膜、１６′・・・サ
イドウオール、１７・・・高濃度Ｎ型層。
Claims (6)
- （１）ＬＤＤ構造を有するＭＩＳ型電界効果トランジス
タの製造方法において、 （ａ）半導体基板或いは半導体薄層上にゲート絶縁膜を
形成する工程と、 （ｂ）該ゲート絶縁膜上にゲート電極を形成する工程と
、 （ｃ）該ゲート電極をマスクにしてイオン注入により低
濃度拡散層を形成する工程と、 （ｄ）全面に不純物を含んだＣＶＤ酸化膜を堆積させる
工程と、 （ｅ）異方性エッチングにより前記ゲート電極のエッジ
部にサイドウォールを形成する工程と、（ｆ）前記ゲー
ト電極及び前記サイドウォールをマスクにして高濃度ソ
ース・ドレイン拡散層を形成する工程とを順に施すよう
にしたことを特徴とするＭＩＳ型電界効果トランジスタ
の製造方法。 - （２）前記（ｄ）におけるＣＶＤ酸化膜は大気圧程度の
圧力において成長させることを特徴とする特許請求の範
囲第１項記載のＭＩＳ型電界効果トランジスタの製造方
法。 - （３）前記（ｄ）におけるＣＶＤ酸化膜の不純物はリン
で濃度がＰ＿２Ｏ＿５として２モル％以上であることを
特徴とする特許請求の範囲第１項記載のＭＩＳ型電界効
果トランジスタの製造方法。 - （４）前記（ｄ）におけるＣＶＤ酸化膜の不純物はボロ
ンで濃度がＢ＿２Ｏ＿３として３モル％以上であること
を特徴とする特許請求の範囲第１項記載のＭＩＳ型電界
効果トランジスタの製造方法。 - （５）前記（ｄ）におけるＣＶＤ酸化膜の不純物として
リン、ボロン、ヒ素の少なくとも１種類を含んでいるこ
とを特徴とする特許請求の範囲第１項記載のＭＩＳ型電
界効果トランジスタの製造方法。 - （６）前記（ｄ）におけるＣＶＤ酸化膜の膜厚がゲート
電極の厚さの１．６倍以下であることを特徴とする特許
請求の範囲第１項記載のＭＩＳ型電界効果トランジスタ
の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61151686A JPH0831602B2 (ja) | 1986-06-30 | 1986-06-30 | Ｍｉｓ型電界効果トランジスタの製造方法 |
| US07/430,972 US4948744A (en) | 1986-06-30 | 1989-11-01 | Process of fabricating a MISFET |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61151686A JPH0831602B2 (ja) | 1986-06-30 | 1986-06-30 | Ｍｉｓ型電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6323361A true JPS6323361A (ja) | 1988-01-30 |
| JPH0831602B2 JPH0831602B2 (ja) | 1996-03-27 |
Family
ID=15524040
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61151686A Expired - Fee Related JPH0831602B2 (ja) | 1986-06-30 | 1986-06-30 | Ｍｉｓ型電界効果トランジスタの製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4948744A (ja) |
| JP (1) | JPH0831602B2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US5208471A (en) * | 1989-06-12 | 1993-05-04 | Hitachi, Ltd. | Semiconductor device and manufacturing method therefor |
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