JPS63236355A - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
- Publication number
- JPS63236355A JPS63236355A JP62069120A JP6912087A JPS63236355A JP S63236355 A JPS63236355 A JP S63236355A JP 62069120 A JP62069120 A JP 62069120A JP 6912087 A JP6912087 A JP 6912087A JP S63236355 A JPS63236355 A JP S63236355A
- Authority
- JP
- Japan
- Prior art keywords
- polycrystalline silicon
- capacitor
- layer
- bit line
- conductivity type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/05—Making the transistor
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、半導体記＋１Ａ装置に係り、特に１トランジ
スタ／１キヤパシタによりメモリセルを構成するダイナ
ミック型ＲＡＭ （ｄＲＡＭ）の製ｊキ方法に関する。
スタ／１キヤパシタによりメモリセルを構成するダイナ
ミック型ＲＡＭ （ｄＲＡＭ）の製ｊキ方法に関する。
（従来の技術）
近年、（ＪＲＡＭの高密度化、高集積化は目覚ましいも
のがある。従来よりｄＲＡＭの高集積化には、情報電荷
の蓄積を行なうＭＯＳキャパシタの占有面積を如何に小
さくするか、という点に多くの努力が払われてきた。具
体的には例えば溝掘り型キャパシタ等、基板を３次元的
に利用することによりキャパシタの占有面積を小さくす
る構造が種々提案されている。しかし更にｄＲＡＭを高
集積化するためには、信号電荷の読み出し書込みを行な
うスイッチング素子としてのＭＯＳトランジスタをも小
型化することが要求される。ところが、通常の構造でＭ
ＯＳトランジスタを小型化するには、電気的特性上問題
が多い。即ち情報電荷保持のためには、ＭＯＳトランジ
スタは良好なオフ特性を持つことが必要であるが、ＭＯ
Ｓトランジスタが小型化されるとそれだけオフ時のリー
ク電流が大きくなる。
のがある。従来よりｄＲＡＭの高集積化には、情報電荷
の蓄積を行なうＭＯＳキャパシタの占有面積を如何に小
さくするか、という点に多くの努力が払われてきた。具
体的には例えば溝掘り型キャパシタ等、基板を３次元的
に利用することによりキャパシタの占有面積を小さくす
る構造が種々提案されている。しかし更にｄＲＡＭを高
集積化するためには、信号電荷の読み出し書込みを行な
うスイッチング素子としてのＭＯＳトランジスタをも小
型化することが要求される。ところが、通常の構造でＭ
ＯＳトランジスタを小型化するには、電気的特性上問題
が多い。即ち情報電荷保持のためには、ＭＯＳトランジ
スタは良好なオフ特性を持つことが必要であるが、ＭＯ
Ｓトランジスタが小型化されるとそれだけオフ時のリー
ク電流が大きくなる。
（発明が解決しようとする問題点）
以上のように従来のｄＲＡＭは、ＭＯＳトランジスタを
更に小型化して高集積化を図るには、電気的特性上問題
がある。
更に小型化して高集積化を図るには、電気的特性上問題
がある。
本発明は、この様な問題を解決してＭＯＳ トランジス
タの占有面積縮小を図ったｄＲＡＭの製造方法を提供す
ることを目的とする。
タの占有面積縮小を図ったｄＲＡＭの製造方法を提供す
ることを目的とする。
［発明の構成］
（問題点を解決するための手段）
本発明にがかるｄＲＡＭの製造方法は、素子分離された
第１導電型基板の表面全面に先ず、ＭｏＳトランジスタ
のソース、ドレイン及びキャパシタの一方の電極領域と
なる第２導電型層を形成する。そしてこの第２導電型層
にコンタクトするピント線を形成し、またこのビット線
に対して所定間隔をおいてキャパシタ絶縁膜を介してキ
ャパシタ電極を形成する。次にこれらビット線とキャパ
シタ電極の間の第２導電型層をエツチングして基板に達
する溝を形成し、この溝内に露出する基板表面をチャネ
ル領域とするＭＯＳトランジスタを形成すべく、溝内に
ゲート絶縁膜を介してゲート電極を埋込み形成する。
第１導電型基板の表面全面に先ず、ＭｏＳトランジスタ
のソース、ドレイン及びキャパシタの一方の電極領域と
なる第２導電型層を形成する。そしてこの第２導電型層
にコンタクトするピント線を形成し、またこのビット線
に対して所定間隔をおいてキャパシタ絶縁膜を介してキ
ャパシタ電極を形成する。次にこれらビット線とキャパ
シタ電極の間の第２導電型層をエツチングして基板に達
する溝を形成し、この溝内に露出する基板表面をチャネ
ル領域とするＭＯＳトランジスタを形成すべく、溝内に
ゲート絶縁膜を介してゲート電極を埋込み形成する。
（作用）
本発明の方法によれば、所定間隔を持って形成されるビ
ット線とキャパシタ電極の間に、ｉ１！掘り型のＭｏＳ
トランジスタが自己整合的に形成される。このとき、溝
の形状や深さを適当に設定することにより、ＭＯＳトラ
ンジスタは占有面積が小さくてしかも実効的チャネル長
は比較的長いものが得られる。即ちＭＯＳトランジスタ
は占有面積が小さいものであっても、短チヤネル効果が
なく、オフ特性の優れたものとなる。また通常はＭＯＳ
トランジスタを形成した後に全面を絶縁膜で覆い、これ
にコンタクト孔を開けてビット線を配設することが行わ
れる。これに対して本発明の方法では、先ずビット線が
先に形成され、このビット線に隣接してＭＯＳトランジ
スタのゲート領域が形成される。つまり、ビット線をＭ
ＯＳトランジスタの拡散層に接続するためのコンタクト
孔形成が必要ではなく、従ってコンタクトの余裕も不要
になる。これによりメモリセル全体の小型化が図られ、
また工程の簡単イヒが図られる。
ット線とキャパシタ電極の間に、ｉ１！掘り型のＭｏＳ
トランジスタが自己整合的に形成される。このとき、溝
の形状や深さを適当に設定することにより、ＭＯＳトラ
ンジスタは占有面積が小さくてしかも実効的チャネル長
は比較的長いものが得られる。即ちＭＯＳトランジスタ
は占有面積が小さいものであっても、短チヤネル効果が
なく、オフ特性の優れたものとなる。また通常はＭＯＳ
トランジスタを形成した後に全面を絶縁膜で覆い、これ
にコンタクト孔を開けてビット線を配設することが行わ
れる。これに対して本発明の方法では、先ずビット線が
先に形成され、このビット線に隣接してＭＯＳトランジ
スタのゲート領域が形成される。つまり、ビット線をＭ
ＯＳトランジスタの拡散層に接続するためのコンタクト
孔形成が必要ではなく、従ってコンタクトの余裕も不要
になる。これによりメモリセル全体の小型化が図られ、
また工程の簡単イヒが図られる。
（実施例）
以下、本発明の実施例を図面を参照して説明する。
第１図は一実施例によるｄＲＡＭの平面図であり、第２
図（ａ）〜（ｄ）はその製造工程を説明するための、第
１図Ａ−Ａ’の断面図である。
図（ａ）〜（ｄ）はその製造工程を説明するための、第
１図Ａ−Ａ’の断面図である。
第３図〜第５図は、この実施例での各工程における配線
電極のパターンを示している。
電極のパターンを示している。
先ず、第２図（ａ）に示すように、ｐ型３ｉ基板１に素
子分離絶縁膜２を形成し、全面にｎ型不純物をドープし
て複数の島状ｎ型層３を配列形成する。次いでこのｎ型
層３に直接接触する第１層多結晶シリコン膜によるビッ
ト線４を形成する。
子分離絶縁膜２を形成し、全面にｎ型不純物をドープし
て複数の島状ｎ型層３を配列形成する。次いでこのｎ型
層３に直接接触する第１層多結晶シリコン膜によるビッ
ト線４を形成する。
ｎ型ＩＪ３はＭｏＳトランジスタのソース、ドレイン領
域及びキャパシタの基板側電極領域となる。
域及びキャパシタの基板側電極領域となる。
第３図に示すように、素子分離される複数の島状ｎ型１
１３は、一つ一つが長方形をなし、これがジグザグパタ
ーンに配置され、これらのｎ型層３を横切るように第１
層多結晶シリコン膜によるビット線４が連続的に配設さ
れる°。この後第２図（ｂ）に示すように、ｎ型１ｌｉ
３表面の熱酸化膜からなるキャパシタ絶縁膜５を形成し
た後、第２層多結晶シリコン膜によりキャパシタ電極６
を形成する。
１３は、一つ一つが長方形をなし、これがジグザグパタ
ーンに配置され、これらのｎ型層３を横切るように第１
層多結晶シリコン膜によるビット線４が連続的に配設さ
れる°。この後第２図（ｂ）に示すように、ｎ型１ｌｉ
３表面の熱酸化膜からなるキャパシタ絶縁膜５を形成し
た後、第２層多結晶シリコン膜によりキャパシタ電極６
を形成する。
キャパシタ電極６は、ｎ型層３上ではビット線４に対し
て所定間隔を開けて、かつ第４図に示すように斜め方向
に連続的に配設形成される。キャパシタ電極６は第４図
から明らかなように素子分離領域でビット線４と交差す
るが、この部分はビット線４上にキャパシタ絶縁！ｌ！
５と同時に形成された熱酸化膜て電気的に分離されて
いる。この後、第２図（Ｃ）に示すように、全面にＣＶ
Ｄ絶縁膜を堆積してこれを全面反応性イオンエツチング
によりエツチングすることにより、ビット線４及びキャ
パシタ電極６の側壁に絶縁膜７を選択的に残す。そして
ビット線４及びキャパシタ電極６の間のｎ型層３をエツ
チングし、基板１内に達する所定深さの溝８を形成する
。この溝８の形成工程をより具体的に説明すれば１、ビ
ット線４及びキャパシタ電極６表面に熱酸化膜を形成し
、酸化膜エツチングを行なってビット線４とキャパシタ
電極６間のｎ型層３表面の薄い酸化膜のみを除去してｎ
型層３表面を露出させ、酸化膜をマスクとしてｎ型層３
のエツチングを行なう。こうして溝８を形成した後、第
２図（ｄ）に示すように、溝内面に熱酸化によりゲート
絶縁膜９を形成し、この溝８に第３層多結晶シリコン膜
を埋め込んでゲート電極１０を形成する。溝８の底部基
板表面がチャネル領域となり、その両側のｎ型層３がソ
ース。
て所定間隔を開けて、かつ第４図に示すように斜め方向
に連続的に配設形成される。キャパシタ電極６は第４図
から明らかなように素子分離領域でビット線４と交差す
るが、この部分はビット線４上にキャパシタ絶縁！ｌ！
５と同時に形成された熱酸化膜て電気的に分離されて
いる。この後、第２図（Ｃ）に示すように、全面にＣＶ
Ｄ絶縁膜を堆積してこれを全面反応性イオンエツチング
によりエツチングすることにより、ビット線４及びキャ
パシタ電極６の側壁に絶縁膜７を選択的に残す。そして
ビット線４及びキャパシタ電極６の間のｎ型層３をエツ
チングし、基板１内に達する所定深さの溝８を形成する
。この溝８の形成工程をより具体的に説明すれば１、ビ
ット線４及びキャパシタ電極６表面に熱酸化膜を形成し
、酸化膜エツチングを行なってビット線４とキャパシタ
電極６間のｎ型層３表面の薄い酸化膜のみを除去してｎ
型層３表面を露出させ、酸化膜をマスクとしてｎ型層３
のエツチングを行なう。こうして溝８を形成した後、第
２図（ｄ）に示すように、溝内面に熱酸化によりゲート
絶縁膜９を形成し、この溝８に第３層多結晶シリコン膜
を埋め込んでゲート電極１０を形成する。溝８の底部基
板表面がチャネル領域となり、その両側のｎ型層３がソ
ース。
ドレイン領域となってＭＯＳトランジスタが構成される
ことになる。このゲート電極１ｏの形成に際しては、第
５図に示すように同じ第３層多結晶シリコン膜により隣
接する二つの島領域のゲート電極１０を共通接続する接
続部１１を形成する。
ことになる。このゲート電極１ｏの形成に際しては、第
５図に示すように同じ第３層多結晶シリコン膜により隣
接する二つの島領域のゲート電極１０を共通接続する接
続部１１を形成する。
これは全面に第３層多結晶シリコン膜を堆積した後、第
５図の接続部１１として残す部分にフォトレジストを形
成して、多結晶シリコン膜エツチングを行なえばよい。
５図の接続部１１として残す部分にフォトレジストを形
成して、多結晶シリコン膜エツチングを行なえばよい。
この後全面にＣＶＤ絶縁膜を堆積し、ゲート電極１０の
接続部１１上にコンタクト孔を開けて、Ａ２膜によるワ
ード線１２を配設する。この状態が第１図であり、ワー
ド＄１１２は長方形の島状ｎ型層３の列の間の素子分離
領域上に配設されている。
接続部１１上にコンタクト孔を開けて、Ａ２膜によるワ
ード線１２を配設する。この状態が第１図であり、ワー
ド＄１１２は長方形の島状ｎ型層３の列の間の素子分離
領域上に配設されている。
以上のようにこの実施例によれば、メモリセルのＭＯＳ
トランジスタは、ビット線とキャパシタ電極間の間隙に
形成された溝に埋め込まれる形で小型に形成される。ま
たこのＭＯＳトランジスタは占有面積は小さいが、チャ
ネル領域は溝の口字状あるいはＶ字状底面に形成される
ため、チャネル長はそれ程短くならない。従って短チヤ
ネル効果が生じない、オフ特性の優れた小型のＭＯＳト
ランジスタを持つｄＲＡＭが得られ、ｄＲＡＭの高集積
化が図られる。
トランジスタは、ビット線とキャパシタ電極間の間隙に
形成された溝に埋め込まれる形で小型に形成される。ま
たこのＭＯＳトランジスタは占有面積は小さいが、チャ
ネル領域は溝の口字状あるいはＶ字状底面に形成される
ため、チャネル長はそれ程短くならない。従って短チヤ
ネル効果が生じない、オフ特性の優れた小型のＭＯＳト
ランジスタを持つｄＲＡＭが得られ、ｄＲＡＭの高集積
化が図られる。
なお本発明は上記実施例に限られるものではない。例え
ば実施例では第１層多結晶シリコン膜によりビット線を
形成し、第２層多結晶シリコン膜によりキャパシタ電極
を形成したが、これらの形成工程は逆であってもよい。
ば実施例では第１層多結晶シリコン膜によりビット線を
形成し、第２層多結晶シリコン膜によりキャパシタ電極
を形成したが、これらの形成工程は逆であってもよい。
また島状素子形成領域の配置パターンによっては、これ
らビット線とキャパシタ電極を同じ多結晶シリコン膜に
よりパターン形成することも可能である。
らビット線とキャパシタ電極を同じ多結晶シリコン膜に
よりパターン形成することも可能である。
その他本発明は、その趣旨を逸脱しない範囲で種々変形
して実施することができる。
して実施することができる。
Ｃ発明の効果コ
以上述べたように本発明によれば、ビット線とキャパシ
タ電極の間に形成した溝内に自己整合的にＭＯＳトラン
ジスタを形成して、ＭＯＳトランジスタをその電気的特
性を損うことなく小型化することができ、もって高集積
化を図ったｄＲＡＭを得ることができる。
タ電極の間に形成した溝内に自己整合的にＭＯＳトラン
ジスタを形成して、ＭＯＳトランジスタをその電気的特
性を損うことなく小型化することができ、もって高集積
化を図ったｄＲＡＭを得ることができる。
第１図は本発明の一実施例によるｄＲＡＭの平面図、第
２図（ａ）〜（ｄ＞はその製造工程を示す断面図、第３
図〜第５図は各製造工程での電極配線パターンを示す図
である。 １・・・ｐ型３ｉ基板、２・・・素子分離絶縁膜、３・
・・ｎ型層、４・・・ビット線 （第１層多結晶シリコ
ン膜）、５・・・キャパシタ絶縁膜、６・・・キャパシ
タ電極（第２層多結晶シリコン膜）、７・・・絶縁膜、
８・・・溝、９・・・ゲート絶縁膜、１０・・・ゲート
電極（第３１１多結晶シリコン膜）、１１・・・ゲート
電極接続部、１２・・・ワード線（Ａｆｆ膜）。
２図（ａ）〜（ｄ＞はその製造工程を示す断面図、第３
図〜第５図は各製造工程での電極配線パターンを示す図
である。 １・・・ｐ型３ｉ基板、２・・・素子分離絶縁膜、３・
・・ｎ型層、４・・・ビット線 （第１層多結晶シリコ
ン膜）、５・・・キャパシタ絶縁膜、６・・・キャパシ
タ電極（第２層多結晶シリコン膜）、７・・・絶縁膜、
８・・・溝、９・・・ゲート絶縁膜、１０・・・ゲート
電極（第３１１多結晶シリコン膜）、１１・・・ゲート
電極接続部、１２・・・ワード線（Ａｆｆ膜）。
Claims (3)
- （１）複数の島領域に素子分離された第１導電型基板表
面全面に第２導電型層を形成する工程と、前記第２導電
型層にコンタクトするビット線を形成する工程と、前記
ビット線に対して所定間隔をおいて前記第２導電型胴上
にキャパシタ絶縁膜を介してキャパシタ電極を形成する
工程と、前記ビット線とキャパシタ電極の間の前記第２
導電型層をエッチングし基板に達する溝を形成する工程
と、前記溝内にゲート絶縁膜を介してワード線となるゲ
ート電極を埋込み形成する工程とを備えたことを特徴と
する半導体記憶装置の製造方法。 - （２）前記ビット線は第１層多結晶シリコン膜により、
前記キャパシタ電極は第２層多結晶シリコン膜により、
前記ゲート電極は第３層多結晶シリコン膜によりそれぞ
れ形成される特許請求の範囲第１項記載の半導体記憶装
置の製造方法。 - （３）前記ゲート電極は、隣接する二つの島領域間の素
子分離領域上にＰＥＰにより残されたゲート電極と同じ
膜で共通接続され、この共通接続部にコンタクトするよ
うに金属ワード線が配設される特許請求の範囲第１項記
載の半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62069120A JPS63236355A (ja) | 1987-03-25 | 1987-03-25 | 半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62069120A JPS63236355A (ja) | 1987-03-25 | 1987-03-25 | 半導体記憶装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63236355A true JPS63236355A (ja) | 1988-10-03 |
Family
ID=13393464
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62069120A Pending JPS63236355A (ja) | 1987-03-25 | 1987-03-25 | 半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63236355A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU195783U1 (ru) * | 2019-11-12 | 2020-02-05 | Акционерное общество "ГРУППА КРЕМНИЙ ЭЛ" | Кремниевый конденсатор |
-
1987
- 1987-03-25 JP JP62069120A patent/JPS63236355A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU195783U1 (ru) * | 2019-11-12 | 2020-02-05 | Акционерное общество "ГРУППА КРЕМНИЙ ЭЛ" | Кремниевый конденсатор |
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