JPS63236356A - Ｍｉｓ型半導体装置の製造方法 - Google Patents
Ｍｉｓ型半導体装置の製造方法Info
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- JPS63236356A JPS63236356A JP62070657A JP7065787A JPS63236356A JP S63236356 A JPS63236356 A JP S63236356A JP 62070657 A JP62070657 A JP 62070657A JP 7065787 A JP7065787 A JP 7065787A JP S63236356 A JPS63236356 A JP S63236356A
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体装置、特に読み出し専用メモリ装置の
製造方法に関するものである。
製造方法に関するものである。
従来の技術
ＭＩＳ型トランジスタの閾値電圧は、チャネルとなる半
導体基板中の不純物拡散の種類および濃度により、制御
することが可能である。読み出し専用メモリ装置の記憶
情報は、ゲート下のトランジスタ動作閾値電圧が基準電
圧に対して正か負かによって選択的に蓄積される。従来
の例を第２図に従って説明する。第２図ａ、ｂはＭＩＳ
型半導体装置のチャネル部の工程順断面図であり、たと
えば、第２図ａに示すように、シリコン基板１の上にｎ
型拡散領域分離用のレジストマスク３を形成し、このレ
ジストマスク３でイオン注入を用いてｎ型不純物を選択
的に拡散させ、閾値制御用ｎ型拡散層２を形成する。次
に第２図すに示すように、ゲート酸化膜４とゲート電極
ポリシリコン５を形成する。
導体基板中の不純物拡散の種類および濃度により、制御
することが可能である。読み出し専用メモリ装置の記憶
情報は、ゲート下のトランジスタ動作閾値電圧が基準電
圧に対して正か負かによって選択的に蓄積される。従来
の例を第２図に従って説明する。第２図ａ、ｂはＭＩＳ
型半導体装置のチャネル部の工程順断面図であり、たと
えば、第２図ａに示すように、シリコン基板１の上にｎ
型拡散領域分離用のレジストマスク３を形成し、このレ
ジストマスク３でイオン注入を用いてｎ型不純物を選択
的に拡散させ、閾値制御用ｎ型拡散層２を形成する。次
に第２図すに示すように、ゲート酸化膜４とゲート電極
ポリシリコン５を形成する。
発明が解決しようとする問題点
半導体装置は、回路の窩集積化、微細化の方向へ進展し
ている。それに伴って半導体装置の微細構造を形成する
際のリソグラフィ一工程でのマスク合わせ精度の向上、
およびトランジスタのリーク電流の低減化、エツチング
でのサイドエッチ量の減少化等の必要性が非常に大とな
っている。
ている。それに伴って半導体装置の微細構造を形成する
際のリソグラフィ一工程でのマスク合わせ精度の向上、
およびトランジスタのリーク電流の低減化、エツチング
でのサイドエッチ量の減少化等の必要性が非常に大とな
っている。
第２図に示したような従来の手法を用いて、さらに高集
積化した場合、ゲート電極形成の際のリソグラフィ一工
程で、不純物拡散層に対して直接マスク合わせが不可能
であるため、不純物拡散層とゲート電極のマスク合わせ
のずれが大きくなるため、微細化に対応できない。また
、トランジスタのチャネル長が、短くなるとリーク電流
が増大し、トランジスタ特性が悪くなる等の問題点があ
った。
積化した場合、ゲート電極形成の際のリソグラフィ一工
程で、不純物拡散層に対して直接マスク合わせが不可能
であるため、不純物拡散層とゲート電極のマスク合わせ
のずれが大きくなるため、微細化に対応できない。また
、トランジスタのチャネル長が、短くなるとリーク電流
が増大し、トランジスタ特性が悪くなる等の問題点があ
った。
問題点を解決するための手段
本発明は、前記問題点の解決のために、ＭＩＳ型トラン
ジスタのチャネル形成の際に、ｎ型不純物拡散層を半導
体基板表面に全面形成した後、前記ｎ型不純物拡散層を
選択的にエツチングし、ついで、前記ｎ型不純物拡散層
および前記エツチング除去された領域上に、おのおの、
絶縁膜を介してゲート電極を形成する工程をそなえたも
のである。
ジスタのチャネル形成の際に、ｎ型不純物拡散層を半導
体基板表面に全面形成した後、前記ｎ型不純物拡散層を
選択的にエツチングし、ついで、前記ｎ型不純物拡散層
および前記エツチング除去された領域上に、おのおの、
絶縁膜を介してゲート電極を形成する工程をそなえたも
のである。
作用
前記手法によりｎ型不純物拡散層に対するゲート電極形
成時のマスク合わせを直接実施できるためマスク合わせ
精度が向上するとともに、エッチ領域では、半導体基板
の深さ方向へのみチャネル長が伸びるため、リーク電流
を減少させる効果がある。また、ゲート電極のエツチン
グの際に、基板をエツチングした段差の影響でゲート材
料であるポリシリコンの深さ方向の膜厚が増大するため
同エッチ領域上のゲートポリシリコンのサイドエッチ量
が減少し、微細化に有利となる。
成時のマスク合わせを直接実施できるためマスク合わせ
精度が向上するとともに、エッチ領域では、半導体基板
の深さ方向へのみチャネル長が伸びるため、リーク電流
を減少させる効果がある。また、ゲート電極のエツチン
グの際に、基板をエツチングした段差の影響でゲート材
料であるポリシリコンの深さ方向の膜厚が増大するため
同エッチ領域上のゲートポリシリコンのサイドエッチ量
が減少し、微細化に有利となる。
実施例
第１図ａ−ｄは本発明実施例の要部工程順断面図であり
、チャネル領域の断面を示す。以下、各図に従って説明
する。
、チャネル領域の断面を示す。以下、各図に従って説明
する。
第１図ａに示すように、ｎ型シリコン基板１の主面に、
Ａｓ中をイオン注入することにより、閾値制御用ｎ型拡
散層２を形成する。
Ａｓ中をイオン注入することにより、閾値制御用ｎ型拡
散層２を形成する。
次に、第１図すに示すように、レジスト３をフォトリソ
グラフィーにより形成する。
グラフィーにより形成する。
次に、第１図Ｃに示すように、レジスト３をマスクとし
て、シリコン基板をエツチングし、選択的に閾値電圧制
御用ｎ型拡散層２をエッチオフする。ついで、第１図ｄ
に示すように、ゲート酸化膜４を高温酸化雰囲気中で形
成し、その上にポリシリコン５をＣＶＤ法で形成したの
ち、エツチング領域をマスク合わせのパターン基準に用
いて、マスク合わせを行ない、ポリシリコンのエツチン
グをすることで、ゲート電極ポリシリコン５を形成する
。
て、シリコン基板をエツチングし、選択的に閾値電圧制
御用ｎ型拡散層２をエッチオフする。ついで、第１図ｄ
に示すように、ゲート酸化膜４を高温酸化雰囲気中で形
成し、その上にポリシリコン５をＣＶＤ法で形成したの
ち、エツチング領域をマスク合わせのパターン基準に用
いて、マスク合わせを行ない、ポリシリコンのエツチン
グをすることで、ゲート電極ポリシリコン５を形成する
。
発明の効果
本発明によれば、ＭＩＳ型トランジスタの不純物拡散層
に対するゲート電極の合わせ精度が向上するとともに、
エッチ領域に形成されるトランジスタ構成でのリーク電
流を減少させることが可能であることから、超大容量メ
モリーデバイスが容易にかつ安定して生産できる。
に対するゲート電極の合わせ精度が向上するとともに、
エッチ領域に形成されるトランジスタ構成でのリーク電
流を減少させることが可能であることから、超大容量メ
モリーデバイスが容易にかつ安定して生産できる。
第１図は本発明の実施例、ＭＩＳ型半導体装置の要部工
程順断面図、第２図は従来例半導体装置の要部工程順断
面図である。 １・・・・・・シリコン基板、２・・・・・・閾値制御
用ｎ型拡散層、３・・・・・・レジスト、４・・・・・
・ゲート酸化膜、５・・・・・・ゲート電極ポリシリコ
ン。 代理人の氏名 弁理士 中尾敏男 はが１名／−一一シ
リコン導オ瓦 ？−−−関ａｌｓＰ用省型本力４ ３−一−レジスト ４−−−ゲ−）勇費イｂ用（ ６−−−ゲーＰ亀本Ｌヤリシリコン 第１図 ／−−−シリコン茶腹 ど−一一関値骨］街用省−型ぷ１（賛 Ｊ−−−ｂ＞スト ４−−−ケーＹ酸イ巳膜 ５−ｍ−ケ−１１ら庫を刀ンリ′し１ノコン第２図 、３
程順断面図、第２図は従来例半導体装置の要部工程順断
面図である。 １・・・・・・シリコン基板、２・・・・・・閾値制御
用ｎ型拡散層、３・・・・・・レジスト、４・・・・・
・ゲート酸化膜、５・・・・・・ゲート電極ポリシリコ
ン。 代理人の氏名 弁理士 中尾敏男 はが１名／−一一シ
リコン導オ瓦 ？−−−関ａｌｓＰ用省型本力４ ３−一−レジスト ４−−−ゲ−）勇費イｂ用（ ６−−−ゲーＰ亀本Ｌヤリシリコン 第１図 ／−−−シリコン茶腹 ど−一一関値骨］街用省−型ぷ１（賛 Ｊ−−−ｂ＞スト ４−−−ケーＹ酸イ巳膜 ５−ｍ−ケ−１１ら庫を刀ンリ′し１ノコン第２図 、３
Claims (1)
- 半導体基板表面下に形成した１個のソース拡散層およ
び１個のドレイン拡散層と、前記半導体基板表面上に形
成されたゲート絶縁膜を介在し前記ソース拡散層とドレ
イン拡散層間に直列配列された複数個のゲート電極を有
するＭＩＳ型半導体装置の製造方法であって、前記半導
体基板にトランジスタの閾値制御用の不純物を拡散する
工程と、リソグラフィーを用いて前記不純物拡散された
半導体基板を選択的にマスキングし、選択的にエッチン
グする工程と、前記半導体基板の前記不純物拡散領域お
よび前記エッチ領域にゲート絶縁膜を形成する工程とゲ
ート電極を形成する工程とを含むことを特徴とするＭＩ
Ｓ型半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62070657A JPH084113B2 (ja) | 1987-03-25 | 1987-03-25 | Ｍｉｓ型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62070657A JPH084113B2 (ja) | 1987-03-25 | 1987-03-25 | Ｍｉｓ型半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63236356A true JPS63236356A (ja) | 1988-10-03 |
| JPH084113B2 JPH084113B2 (ja) | 1996-01-17 |
Family
ID=13437944
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62070657A Expired - Lifetime JPH084113B2 (ja) | 1987-03-25 | 1987-03-25 | Ｍｉｓ型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH084113B2 (ja) |
-
1987
- 1987-03-25 JP JP62070657A patent/JPH084113B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH084113B2 (ja) | 1996-01-17 |
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