JPH084113B2 - Ｍｉｓ型半導体装置の製造方法 - Google Patents
Ｍｉｓ型半導体装置の製造方法Info
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- JPH084113B2 JPH084113B2 JP62070657A JP7065787A JPH084113B2 JP H084113 B2 JPH084113 B2 JP H084113B2 JP 62070657 A JP62070657 A JP 62070657A JP 7065787 A JP7065787 A JP 7065787A JP H084113 B2 JPH084113 B2 JP H084113B2
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- semiconductor device
- diffusion layer
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は、半導体装置、特に読み出し専用メモリ装置
の製造方法に関するものである。
の製造方法に関するものである。
従来の技術 MIS型電界効果トランジスタの閾値電圧は、チャネル
となる半導体基板中の不純物拡散の種類および濃度によ
り、制御することが可能である。読み出し専用メモリ装
置の記憶情報は、２種類の閾値電圧を有するMIS型電界
効果トランジスタを選択的に形成し、各々のトランジス
タ動作閾値電圧が、たとえば、基準電圧に対して正か負
かによって選択的に蓄積されることを利用する。かかる
トランジスタ動作閾値電圧の異なるMIS型電界効果トラ
ンジスタの従来の例を第２図に従って製造工程順に説明
する。第２図a,bはMIS型半導体装置のチャネル部の工程
順断面図であり、たとえば、第２図ａに示すように、ｐ
型シリコン基板１の上にｎ型拡散層形成用のレジストマ
スク３を形成し、このレジストマスク３で覆われていな
い部分に、イオン注入を用いてｎ型不純物を選択的に拡
散させ、閾値制御用ｎ型拡散層２を形成する。次に第２
図ｂに示すように、ゲート酸化膜４とゲート電極ポリシ
リコン５を形成する。これにより、ｎ型拡散層２の存在
する領域と、ｎ型拡散層２のない領域とでは、チャネル
形成のための閾値電圧が異なり、よって、２種類の閾値
電圧を有するMIS型電界効果トランジスタを形成するこ
とができる。なお、第２図では、ソース、ドレイン領域
およびそれらの電極の形成過程は示していないが、それ
ぞれ後工程で形成される。
となる半導体基板中の不純物拡散の種類および濃度によ
り、制御することが可能である。読み出し専用メモリ装
置の記憶情報は、２種類の閾値電圧を有するMIS型電界
効果トランジスタを選択的に形成し、各々のトランジス
タ動作閾値電圧が、たとえば、基準電圧に対して正か負
かによって選択的に蓄積されることを利用する。かかる
トランジスタ動作閾値電圧の異なるMIS型電界効果トラ
ンジスタの従来の例を第２図に従って製造工程順に説明
する。第２図a,bはMIS型半導体装置のチャネル部の工程
順断面図であり、たとえば、第２図ａに示すように、ｐ
型シリコン基板１の上にｎ型拡散層形成用のレジストマ
スク３を形成し、このレジストマスク３で覆われていな
い部分に、イオン注入を用いてｎ型不純物を選択的に拡
散させ、閾値制御用ｎ型拡散層２を形成する。次に第２
図ｂに示すように、ゲート酸化膜４とゲート電極ポリシ
リコン５を形成する。これにより、ｎ型拡散層２の存在
する領域と、ｎ型拡散層２のない領域とでは、チャネル
形成のための閾値電圧が異なり、よって、２種類の閾値
電圧を有するMIS型電界効果トランジスタを形成するこ
とができる。なお、第２図では、ソース、ドレイン領域
およびそれらの電極の形成過程は示していないが、それ
ぞれ後工程で形成される。
発明が解決しようとする問題点 半導体装置は、回路の高集積化、微細化の方向へ進展
している。それに伴って半導体装置の微細構造を形成す
る際のリソグラフィー工程でのマスク合わせ精度の向
上、およびトランジスタのリーク電流の低減化、エッチ
ングでのサイドエッチ量の減少化等の必要性が非常に大
となっている。
している。それに伴って半導体装置の微細構造を形成す
る際のリソグラフィー工程でのマスク合わせ精度の向
上、およびトランジスタのリーク電流の低減化、エッチ
ングでのサイドエッチ量の減少化等の必要性が非常に大
となっている。
第２図に示したような従来の手法を用いて、さらに高
集積化した場合、ゲート電極形成の際のリソグラフィー
工程で、ｎ型不純物拡散層に対して直接マスク合わせが
不可能であるため、不純物拡散層とゲート電極のマスク
合わせのずれが大きくなる。このため、従来の手法で
は、微細化に対応できない。また、トランジスタのチャ
ネル長が、短くなるとリーク電流が増大し、上述のゲー
ト電極のマスク合わせのずれによることと相俟って、ト
ランジスタ特性が悪くなる等の問題点があった。
集積化した場合、ゲート電極形成の際のリソグラフィー
工程で、ｎ型不純物拡散層に対して直接マスク合わせが
不可能であるため、不純物拡散層とゲート電極のマスク
合わせのずれが大きくなる。このため、従来の手法で
は、微細化に対応できない。また、トランジスタのチャ
ネル長が、短くなるとリーク電流が増大し、上述のゲー
ト電極のマスク合わせのずれによることと相俟って、ト
ランジスタ特性が悪くなる等の問題点があった。
問題点を解決するための手段 本発明は、前記問題点の解決のために、MIS型電界効
果トランジスタのチャネル形成の際に、濃度の異なる不
純物拡散層を半導体基板表面に全面形成した後、前記不
純物拡散層を選択的にエッチングで除去し、ついで、前
記不純物拡散層および前記エッチング除去された凹部の
基板領域上に、おのおの、絶縁膜を介してゲート電極を
形成して、２種類の閾値電圧を有するMIS型電界効果ト
ランジスタを形成する工程をそなえたものである。
果トランジスタのチャネル形成の際に、濃度の異なる不
純物拡散層を半導体基板表面に全面形成した後、前記不
純物拡散層を選択的にエッチングで除去し、ついで、前
記不純物拡散層および前記エッチング除去された凹部の
基板領域上に、おのおの、絶縁膜を介してゲート電極を
形成して、２種類の閾値電圧を有するMIS型電界効果ト
ランジスタを形成する工程をそなえたものである。
作用 前記手法によりｎ型不純物拡散層に対するゲート電極
形成時のマスク合わせを直接実施できるためマスク合わ
せ精度が向上するとともに、エッチ領域では、半導体基
板の深さ方向へのみチャネル長が伸びるため、リーク電
流を減少させる効果がある。また、ゲート電極のエッチ
ングの際に、基板をエッチングした段差の影響でゲート
材料であるポリシリコンの深さ方向の膜厚が増大するた
め同エッチ領域上のゲートポリシリコンのサイドエッチ
量が減少し、微細化に有利となる。
形成時のマスク合わせを直接実施できるためマスク合わ
せ精度が向上するとともに、エッチ領域では、半導体基
板の深さ方向へのみチャネル長が伸びるため、リーク電
流を減少させる効果がある。また、ゲート電極のエッチ
ングの際に、基板をエッチングした段差の影響でゲート
材料であるポリシリコンの深さ方向の膜厚が増大するた
め同エッチ領域上のゲートポリシリコンのサイドエッチ
量が減少し、微細化に有利となる。
実施例 第１図ａ〜ｄは本発明実施例の要部工程順断面図であ
り、チャネル領域の断面を示す。以下、各図に従って説
明する。
り、チャネル領域の断面を示す。以下、各図に従って説
明する。
第１図ａに示すように、ｐ型シリコン基板１の主面
に、As+をイオン注入することにより、閾値電圧制御用
のｎ型拡散層２を形成する。
に、As+をイオン注入することにより、閾値電圧制御用
のｎ型拡散層２を形成する。
次に、第１図ｂに示すように、レジスト３を、フォト
リソグラフィーにより、パターン形成する。
リソグラフィーにより、パターン形成する。
次に、第１図ｃに示すように、レジスト３をマスクと
して、シリコン基板１をエッチングし、選択的に閾値電
圧制御用のｎ型拡散層２をエッチオフした凹部を形成す
る。ついで、第１図ｄに示すように、ゲート酸化膜４を
高温酸化雰囲気中で形成し、その上にポリシリコン５を
CVD法で形成したのち、上記エッチオフ領域をマスク合
わせのパターン基準に用いて、マスク合わせを行ない、
ポリシリコンのエッチングをすることで、ｎ型拡散層２
上および上記エッチオフ領域上の各位置に、それぞれ、
ゲート電極ポリシリコン５を形成する。MIS型電界効果
トランジスタのソース、ドレイン各領域は、上記ゲート
電極ポリシリコン５をマスクにして、自己整合的にイオ
ン注入（拡散）過程により形成できる。
して、シリコン基板１をエッチングし、選択的に閾値電
圧制御用のｎ型拡散層２をエッチオフした凹部を形成す
る。ついで、第１図ｄに示すように、ゲート酸化膜４を
高温酸化雰囲気中で形成し、その上にポリシリコン５を
CVD法で形成したのち、上記エッチオフ領域をマスク合
わせのパターン基準に用いて、マスク合わせを行ない、
ポリシリコンのエッチングをすることで、ｎ型拡散層２
上および上記エッチオフ領域上の各位置に、それぞれ、
ゲート電極ポリシリコン５を形成する。MIS型電界効果
トランジスタのソース、ドレイン各領域は、上記ゲート
電極ポリシリコン５をマスクにして、自己整合的にイオ
ン注入（拡散）過程により形成できる。
発明の効果 本発明によれば、MIS型電界効果トランジスタの不純
物拡散層に対するゲート電極の合わせ精度が向上すると
ともに、上記エッチオフ領域部分に形成されるトランジ
スタ構成でのリーク電流を減少させることが可能である
ことから、超大容量メモリーデバイスが容易にかつ安定
して生産できる。
物拡散層に対するゲート電極の合わせ精度が向上すると
ともに、上記エッチオフ領域部分に形成されるトランジ
スタ構成でのリーク電流を減少させることが可能である
ことから、超大容量メモリーデバイスが容易にかつ安定
して生産できる。
第１図は本発明実施例のMIS型半導体装置の製造方法を
説明するための要部工程順断面図、第２図は従来例半導
体装置の製造方法を説明するための要部工程順断面図で
ある。 １……シリコン基板、２……閾値制御用ｎ型拡散層、３
……レジスト、４……ゲート酸化膜、５……ゲート電極
ポリシリコン。
説明するための要部工程順断面図、第２図は従来例半導
体装置の製造方法を説明するための要部工程順断面図で
ある。 １……シリコン基板、２……閾値制御用ｎ型拡散層、３
……レジスト、４……ゲート酸化膜、５……ゲート電極
ポリシリコン。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/088 27/112 29/78 Ｈ０１Ｌ 29/78 ３０１ Ｙ
Claims (1)
- 【請求項１】半導体基板にトランジスタ動作の閾値電圧
制御用の不純物を拡散する工程と、リソグラフィー技術
を用いて前記不純物の拡散された前記半導体基板を選択
的にエッチングして凹部を形成し、前記不純物の拡散さ
れた領域の一部を除去する工程と、前記半導体基板の前
記不純物の拡散領域上および前記凹部にゲート絶縁膜を
形成する工程と、前記不純物の拡散領域上および前記凹
部に前記ゲート絶縁膜を介してゲート電極を形成する工
程とを含み、２種類の閾値電圧を有するMIS型電界効果
トランジスタを形成することを特徴とするMIS型半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62070657A JPH084113B2 (ja) | 1987-03-25 | 1987-03-25 | Ｍｉｓ型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62070657A JPH084113B2 (ja) | 1987-03-25 | 1987-03-25 | Ｍｉｓ型半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63236356A JPS63236356A (ja) | 1988-10-03 |
| JPH084113B2 true JPH084113B2 (ja) | 1996-01-17 |
Family
ID=13437944
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62070657A Expired - Lifetime JPH084113B2 (ja) | 1987-03-25 | 1987-03-25 | Ｍｉｓ型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH084113B2 (ja) |
-
1987
- 1987-03-25 JP JP62070657A patent/JPH084113B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63236356A (ja) | 1988-10-03 |
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