JPS6245202A - 周波数逓倍回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はディジタル周波数逓倍回路に関するものである
。

し従来の技術〕 ディジタル機器においては、システムクロックとしての
基準周波数が必要であるが、システムの精度をあけるた
めに入力された基準周波ａを２倍したものをシステムク
ロックとした方が良い。

従来、周波数逓倍回路と１〜では、Ｐ　Ｌ　Ｌ方式の第
２図の回路が使用されている。第２図において、１は入
力端子であり周波数ｆｏの信号が入力さする。２は位相
検波器、３はローパスフィルタ、４は電圧制御発振器、
５は１／ｎ分周回路、６は出力端子であり、端子６にｆ
ｏＯ口倍の周波数をイ（することかできる。

〔発明が作（決しようとする問題点〕

第２図の従来回路は正確な０倍の周波数をイ！、ｆるの
に適しているが、動作がアナログ的である為、発振特性
や制御感度をあげるために大きな素子サイズのトランジ
スタが必要であす、湿度特性や靴音特性にも注意を払う
必要がある。

ＶＴＲやＴＶ機器においては基準周波数、例えばＮＴＳ
Ｃの場合３．５８ＭＨ２を単に２倍するたけでシステム
クロックとして充分な特性をイ４することが出来、第２
図の回路ではチップサイズやＩＣの外付端子数の点で不
利である。

本発明の目的は、チップサイズ及び外付端子数の増加を
抑えて、ディジタル的に周波数を逓倍する回路を提供す
ることにある。

〔問題点を解決するための手段〕

本発明は、周波数逓倍をディジタル的に行っており以下
、本発明の詳細な説明する。

〔実施例〕

第１図は本発明の一実施例であり、第３図は本発明の逓
倍回路の動作波形図である。

第１図において８は第１の一致回路％９は第２の一致回
路、１０は１／２分周回路、１１はデ−ティ補正回路で
ある。第１の一致回路８は、１つのＥＸ−ＯＲ回路８−
１と、この回路の一方の入力端と信号入力端子７との間
に設けらｎた、ｎを１以上の整数とした（２ｎ＋ｌ）段
のインバータとを有している。したがってＥＸ−ＯＲ回
路８−１の二つの入力端子間には第３図の３−１．３−
２波形図に示すようなｔｄ、の遅延をもった信号が与え
られる。この結果、第１の一致回路８の出力点Ｃの波形
を第３図の３−３にようになる。

第２の一致回路９１ｄ、、一つのＥＸ−０几回路９−１
と、この回路の一力の入力端に設けらｎた、ｍを１以上
の寄航とした（２ｎ−ｒｎ）段（ただし２ｎ−ｍ≧１）
のインバータとを有する。したがって、ＥＸ−０几回路
９−１の二つの入力端子間には第３図の３−３．３−４
波形図に示すようにｔｄ２の遅延が与えられる。ｔｄ、
）ｔｄ、の関係があり一致回路９の出力点ｅの波形は第
３図３−５になる。第２の一致回路の出力はｌ／２分周
回路１゜及びチューディ補正回路１１の継続回路を通っ
て端子１２に出力さ１する。したがって、回路１０゜１
１の出力成形は第３図の３−６．３−７で示される。こ
の結果、出力端子１２には入力信号の周波数ｆｏの２倍
の周波数の信号を得ることが出来る。

（２ｎ−ｚ　）段のインバータと（２ｎ−＋ｎ）段のイ
ンバータとは夫々遅延（ロ）路を構成するので、他の構
成でもよいことは熱論である。

〔発明の効果〕

以上述べたように本発明では、周波数逓倍をディジタル
的に行なうことが出来るのでＩＣ化した場合、チップサ
イズを小さくすることが出来、特にＣＭＯ８化に適する
。本発明では出力を１２より得ているが、波形のデユー
ティが５０チを必要としない場合は、１０の出力のｆ点
を出力としても良い。

【図面の簡単な説明】

第１図は本発明の一実施例を示す回路図、第２図は従来
例の回路図、第３図は本発明の動作波形図である。 代理人　弁理士　　内　原　　　１′　　゛・日中 茅ｌ　凹

Claims (1)

【特許請求の範囲】
1. 入力端子と、この入力端子に結合された第１の遅延回路
   と、前記入力端子および前記第１の遅延回路に結合され
   た第１の一致回路と、この第１の一致回路に結合された
   第２の遅延回路と、前記第１の一致回路および前記第２
   の遅延回路に結合された第２の一致回路と、この第２の
   一致回路の出力を分周する分周回路とを有することを特
   徴とする周波数逓倍回路。