JPS63238651A

JPS63238651A - デ−タ転送制御回路

Info

Publication number: JPS63238651A
Application number: JP7042687A
Authority: JP
Inventors: Akihiko Kunihara; 國原　昭彦; Tetsuichiro Sasada; 哲一郎笹田; Haruhiko Otsuki; 大槻　晴彦
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1987-03-26
Filing date: 1987-03-26
Publication date: 1988-10-04

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、マルチ・プロセッサ、コンピュータに関し、
特に各プロセッサでローカルな処理を行ないながら、そ
れと平行して、プロセッサ間でデータの転送を高速に行
なうだめの技術に関する。

〔従来の技術〕

従来、複数プロセッサ間のデータ転送では、送信すべき
、データを持っているプロセッサが、バス制御回路に対
して、バス要求を出し、その後。

バス制御回路が、バスの使用状態や、他のバス要求を確
認してから、バス要求を出したプロセッサに、転送応答
を返し、それから、データの転送が行なわれるという方
法を取っていた。

〔発明が解決しようとする問題点〕

しかしながら、上述した従来の技術では、あるプロセッ
サがバス要求を出した場合、すでに高順位のプロセッサ
が、バスを占有していれば転送応答はなく、このため、
バスを要求したプロセッサは、待ち状態になシワプロセ
ッサの内部処理が滞るという欠点があった。

そこで１本発明の技術的課題は、上記欠点に鑑み、バス
要求をしたプロセッサにおける転送応答の待ち状態を無
くすことによ）、プロセッサの内部処理の滞のないデー
タ転送制御回路を提供することである。

〔問題点を解決するための手段〕

本発明によれば、データ転送用バスと送信側及び受信側
プロセッサ間に、インターフェース回路を各々設け、前
記各プロセッサは、送信すべきデータ及び送信先のプロ
セッサ・アドレスを、前記送信側のインターフェース回
路内のレジスタに書き込んだ後、内部処理を続行し、一
方、前記送信側のインターフェース回路は、バス制御回
路を介して、前記受信側のインターフェース回路とデー
タのやシ取りを行い、このやシ取シが完了した後。

前記受信側インターフェース回路は、前記受信側プロセ
ッサに対し２割シ込み要求を出し、前記受信側プロセッ
サは、内部処理が終っていれば、前記受信側インターフ
ェース回路に１割シ込み応答を返すと同時に、前記受信
側インターフェース回路内のバッファより、受信データ
を取シ込むことを特徴とするデータ転送制御回路が得ら
れる。

以下余日〔実施例〕次に９本発明の実施例を図面を用いて説明する。

第１図は、バス制御回路（Ｅｇ、１）　、受信側インタ
ーフェース回路ＣＥｇ−２）、送信側インターフェース
回路（Ｅｇ、３）を有するデータ転送制御回路である。

送信側インターフェース回路（Ｅｇ、３）における送信
側グロセッｔ２７は、送信データをバク２ア２４に書き
込み、バッファ２３には送信データのバイト数分の０を
書き込み最後に、ｌを書き込む。

又レジスタ２９に、送信先プロセッサのアドレス。

及び、送信要求フラグを書き込む。

バス制御回路（Ｅｇ−１）のカウンタ３が送信側グｏセ
ッサ２７のアドレスに、ポーリング信号バスｅを介して
、ポーリングを発生すると、送信側インターフェース回
路（Ｅｇ−３）の比較器３３は、ポーリング信号バスｅ
から受けたアドレスと、送信側インターフェース回路（
Ｅｇ−３）に接続されている送信側プロセッサ２７のア
ドレスとを比較する。

比較器３３の出力により、デート２８．３０が導通とを
シ、レジスタ２９の内容が、送信要求線ｄと、送信先プ
ロセッサのアドレスバスｆとに送信される。その結果、
送信要求信号ｉｄがアクティブになり、送信先プロセッ
サ・アドレスが、受信側インターフェース回路（Ｅｇ、
２）の比較器１１によって取シ込まれる。

比較器１１の出力と送信要求線ｄの信号とにより、ゲー
ト１３の出力が、ゲート１４を導通状態にする。この結
果、レジスタ１５がプロセッサ１７によってリセットさ
れていれば、受信可能信号線Ｃをアクティブにする。

ここで、送信要求信号ｉｄ及び受信可能信号線Ｃがアク
ティブになった結果、ゲート５の出力によｐ、１４−）
１の出力がハイインピーダンスになるため、力９ンタ３
によるポーリングが現在のアドレスに固定される。

又、ケ゛τト５の出力により、実行命令信号ｉａがアク
ティブになり、この結果、ゲート２０及び２５が導通状
態となって、バッファ２１と２４の間でデータがやりと
りされる。この時、・マツフ７２４の転送速度に同調し
て、バッファ２３の内容カレジスタ２９に送られる。バ
ッファ２４のデータが全て転送された後で、バッファ２
３の最後のバイトｌがレジスタ２９に送られて、レジス
タ２９の内容をリセットする。その結果、ゲート３０を
通して、送信要求信号線ｄがノンアクティブになシ、受
信側インターフェース回Ｐｒ　（Ｅｇ、２）内でｆ−）
１３がハイインピーダンスになシ、又。

グー）１４もハイインピーダンスになって、受信可能信
号ｅはノンアクティブになる。ソシテ、バス制御回路（
Ｅｇ・１）では、ダート５の出力によシ。

実行命令信号！５１ａは、ノンアクティブになる。又。

グー）１が導通となシ、再びポーリングが続行される。

一部、実行命令信号線ａの信号の変化によシ。

ラッチ９にトリガーがかか’）ｅｌ’−トｌｏからの出
力がラッチされ、この出力がラッチ８にセットされる。

ラッチ８の出力は９割シ込み信号線ｉをアクティブにし
、プロセッサ１７に割シ込”みをかけ、一方、レジスタ
１５に１をセットする。この結果。

ｒ−）１０の出力がロウになシ、ラッチ９の内容がリセ
ットされる。割シ込みを要求されたノロセッサ１７は２
割シ込み受付信号線りをアクティブにして、ラッチ８を
リセットする。そして、バッファ２１よシデータを読み
出した後、レジスタ１５に０をセットし、受信可能状態
にする。

〔発明の効果〕

以上説明したように２本発明はデータ転送用バスと、各
プロセッサ間に、インターフェース回路を設定し、？−
夕の直接のやシとシは、バス制御回路と、各インターフ
ェース回路との間で行なうことにより、データ転送にお
けるプロセッサの負担を軽減し、ｆロセッサの内部処理
に割シ当てる時間を増やすことができた。

【図面の簡単な説明】

第１図は本発明の実施例に係るブロック図である。１．５，７，１０．１２〜１４，１６，１９゜２０．２
２，２５，２６，２８．３０，３１−＆”−ト回路、２
，４．６・・・７リッジフロップ回路。３・・・カウンタ、８，９・・・ラッチ回路、１１．３
３・・・比較器、１５．２９・・・レジスタ、１７．２
７・・・マイクロプロセッサ、１８．３２・・・デコー
ダ。２１．２３，２４・・・バッファ、ａ・・・実行命令信
号線、ｂ・・・クロック信号線、ｃ・・・受信可能信号
線。ｄ・・・送信要求信号線、ｅ・・・ポーリング信号バス
。ｆ・・・送信先−ｊ”ロセス・アドレス・パス、ｇ・・
・７’　−タ・パス。

Claims

【特許請求の範囲】

１、送信側及び受信側のプロセッサ間のデータ転送をデ
ータ転送用バスを介して制御するデータ転送制御回路に
於て、前記送信側及び受信側の各プロセッサと前記デー
タ転送用バスとの間に各々設けられた送信側及び受信側
のインターフェース回路と、該送信側及び受信側のイン
ターフェース回路及びデータ転送用バスの制御を行なう
バス制御回路とを有し、前記送信側のプロセッサが送信
データ及び送信先プロセッサのアドレスを前記送信側イ
ンターフェース回路内のレジスタに書き込み、前記送信
側インターフェース回路が、前記バス制御回路より、ポ
ーリング信号を受信すると、前記バス制御回路に送信要
求信号を送信した後、前記送信先プロセッサのアドレス
を前記データ転送用バスに送信し、一方、前記受信側イ
ンターフェースでは、前記データ転送用バスを介して前
記送信先プロセッサのアドレスを受信すると、受信可能
信号を前記バス制御回路に送信し、前記バス制御回路は
、該受信可能信号を受信して、実行命令信号を前記デー
タ転送用バスを介して前記送信側及び受信側インターフ
ェース回路に送信し、該実行命令信号を受信した前記送
受信両前記各インターフェース回路間で前記送信データ
のやりとりを行ない、データ送信終了時には、前記送信
側インターフェース回路は、前記送信要求信号を解除し
、前記バス制御回路は、該送信要求信号解除と同時に前
記実行命令信号を解除し、他のプロセッサへのボーリン
グを続行することを特徴とするデータ転送制御回路。