JPH03246743A - プロセッサ間通信方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、マルチプロセッサシステムにおいて任意のプ
ロセッサ間で通信を行うプロセッサ間通信方式に関する
。

（従来の技術） 第４図は２台のプロセッサで構成されるマルチプロセッ
サシステムにおいてプロセッサ間の通信を行う従来のプ
ロセッサ間通信方式の構成を示すブロック図である。同
図においては、第１のプロセッサ（ＣＰＵＩ　）１１１
および第２のプロセッサ（ＣＰＵ２）２１１がシステム
バス（ｓＢＵ５）１４０を介して互いに通信し得るよう
に接続されている。

第１のプロセッサ（ＣＰＵ１．）１１１は、第１の中央
制御部（ＭＰＵＩ）１．１２と、第１のプロセッサ（Ｃ
ＰＵ　ｔ　）　１．１．１の内部バスである第１のチッ
プバス（ＣＢＵＳ　１．　＋　１．１３と、該第１のチ
ップバス（ＣＢＵＳ　１．　）　１１３およびシステム
バス（ＳＢＵＳ）１．４０の間でバスを接続制御する第
１のバス変換制御部（ＢＣＩ）１１５と、プロセッサ間
の通信用の第１のプロセッサ間通信用制御部＜ＰＣＴＬ
Ｉ　）１１．４とから構成されている。該第１のプロセ
ッサ間通信制御部（ＰＣＴＬｌ、　＞　１．１．４は、
送信するコマンドを保持する第１の送信コマンド用レジ
スタ（ＣＭＤＳＲＩ　）１２２と、該第１の送信コマン
ド用レジスタ（ＣＭＤＳＲＩ）１２２からコマンドを取
り出し送信するための第１−のコマンド取り出し制御部
（Ｃ３Ｒ８］　）　１．２１と、前記第１の送信コマン
ド用レジスタ（ＣＭＤＳＲＩ　）１．２２にコマンドを
書き込むための第１のコマンド書き込み制御部（Ｃ３Ｒ
Ｗ１）１２３と、送信したコマンドが正常に終了したか
否かを示し、正常終了時にはｒＱ、に設定され、異常終
了時にはｒｌ、に設定される第１のフラグ（ＥＮＤＦＩ
）１２５と、該第１のフラグ（ＥＮＤＦＩ）１２５から
読み出すための第１の読み出し制御部（ＥＦＲＩ　）１
２４と、前記第１の送信コマンド用レジスタ（ＣＭＤＳ
ＲＩ　）１２２にフラグを書き込むための第１のフラグ
書き込み制御部（ＥＦＷＩ　）１２６と、受信したコマ
ンドを保持する第１の受信コマンド用レジスタ（ＣＭＤ
ＲＲＩ）１．２８と、該第１の受信コマンド用レジスタ
（ＣＭＤＲＲＩ　）１２８からコマンドを読み出すため
の第１のコマンド読み出し制御部（ＣＲＲＲＩ　）１２
７と、前記第１の受信コマンド用レジスタ（ＣＭＤＲＲ
Ｉ　）１２８にコマンドを書き込むための第１のコマン
ド書き込み制御部（ＣＲＲＷＩ　）１２９とから構成さ
れている。

第２のプロセッサ（ＣＰＵ２）２１１は、第１のプロセ
ッサ（ＣＰＵＩ　）１１１と同じように構成され、第１
のプロセッサ（ＣＰＵＩ）１１１において百番代で始ま
る各構成要素の符号か第２のプロセッサ（ＣＰＵ２）２
１１において２百番代で始まる同じ符号で示され、また
ＣＰＵＩ等のように記号の最後に付く数字も第１のプロ
セッサ（ＣＰＵＩ）１１１における構成要素が「１」で
あるのに対して、第２のプロセッサ（ＣＰＵ２）２１１
においては「２」となっている点が異なるものである。

第５図は第４図におけるプロセッサ間通信のバスＪユの
信号の流り、を示す図であるが、次に第５図を参照して
第１のプロセッサ（ＣＰＵＩ）１１１から第２のプロセ
ッサ（ＣＰＵ２　）２１１に通信を行う場合の動作を説
明する。なお、第５図において、細い実線で示す矢印は
バスアクセス信号を示し、点線の矢印はバスアクセス完
了信号を示し、太線はデータを示し、またハツチングを
施した部分はバス保留中を示す。

第５図のステップ１において、第１の中央制御部（ＭＰ
ＵＩ）１１２が■で示すように第１のチップバス（ＣＢ
ＵＳＩ）１１３を確保１１、「１」で示すように第１の
プロセッサ間通信用制御部（ＰＣＴＬＩ）１１４の第１
のコマンド書き込み制御部（Ｃ８ＲＷＩ　）１２３を介
して第１の送信コマンド用レジスタ（ＣＭＤＳＲＩ　）
１２２にプロセッサ開通信のコマンドを書き込み、第１
のプロセッサ間通信用制御部（ＰＣＴＬＩ）１１４に対
しプロセッサ間通信の実行を指示する。コマンド書き込
みか終了すると、（Ａ＞に示すように第１のプロセッサ
間通信用制御部（ＰＣＴＬＩ）ＩＩ４は第１の中央側＃
部（ＭＰＵＩ）１１２にバスアクセスの完了を通知し、
第１のチップバス（ＣＢＵＳＩ）１１３を解放する。

次にステップ２において、第１のプロセッサ間通信用制
御部（ＰＣＴＬＩ）１１４が■に示すように第１のチッ
プバス（ＣＢＵＳＩ）１１３を確保し、「２」で示すよ
うに第１のバス変換制御部（ＢＣＩ）１１５に第１の送
信コマンド用レジスタ（ＣＭＤＳＲＩ　）１２２の内容
を転送し、第２のプロセッサ（ＣＰＵ２＞２１１とのプ
ロセッサ間通信を指示する。以降、第１のチップバス（
ＣＢＵＳＩ）１１３は第１のプロセッサ間通信用制御部
（ＰＣＴＬＩ）１１４が保留する。

ステップ３においては、第１のバス変換制御部（ＢＣＩ
）１１５か■で示すようにシステムバス（ＳＢｔＪＳ）
１４０を確保し、「３」で示すように第２のバス変換制
御部（ＢＯ２＞２１５に対しコマンドを転送し、（Ｂ）
で示すように第２のバス変換制御部（ＢＯ２＞２１５か
らのバスアクセスの完了を受信し、システムバス（ＳＢ
ＵＳ）１４０を解放する。

更に、ステップ４においては、第２のバス変換制御部（
ＢＣ２＋２１５か■で示すように第２のチップバス（Ｃ
ＢＵＳ２＞２１３を確保し、「４」で示すように第２の
プロセッサ間通信用制御部（ＰＣＴＬ２）２１４の第２
のコマンド書き込み制御部（ＣＲＲＷ２）２２９を介し
第２の受信コマンド用レジスタ（ＣＭＤＲＲ２）２２８
にコマンドを書き込む、コマンドの書き込みか終了する
と、第２のバス変換制御部（ＢＯ２＞２１５は（Ｃ）で
示すように第２のプロセッサ間通信用制御部（ＰＣＴＬ
２）２１４からのバスアクセスの完了を受信し、第２の
チップバス（ＣＢＵＳ２）２１３を解放する。コマンド
書き込みが不可能な場合には、第２のバス変換制御部（
ＢＯ２）２１５は（Ｃ）で示すように第２のプロセッサ
間通信用制御部（ＰＣＴＬ２　）２１４からのバスアク
セスの異常完了を受信し、第２のチップバス（ＣＢＵＳ
２）２１３を解放する。

ステップ５においては、第２のバス変換制御部（ＢＯ２
）２１５か■で示すようにシステムバス（ＳＢＵＳ）１
４０を確保し、「５」で示すように第１のバス変換制御
部（ＢＣＩ）１１５に対しコマンドの書き込みか正常に
終了（（Ｃ）か正常完了時）したか否（（Ｃ）が異常完
了時）かのアンサを転送し、（Ｄ）で示すように第１の
バス変換制御部（ＢＣＩ）１１５からのバスアクセスの
完了を受信し、システムバス（ＳＢＵＳ）１４０を解放
する。

ステップ６においては、（Ｅ）で示すように第１のバス
変換制御部（ＢＣＩ）１１５は「５」で示すアンサに応
じて第１のプロセッサ間通信用制御部（ＰＣＴＬＩ　）
１１４にバスアクセスの正常／異常完了を通知する。第
１のプロセ・ンサ間通信用制御部（ＰＣＴＬＩ）１１４
はこのバスアクセス完了信号を受信して、第１のチップ
バス（ＣＢＵＳＩ）１１３を解放する。第１のプロセッ
サ間通信用制御部（ＰＣＴＬＩ）１１４では、第１のフ
ラグ書き込み制御部（ＥＦＷＩ　）１２６を介し、プロ
セッサ間通信か正常に終了した場合には、第１のフラグ
（ＥＭＤＦＩ）１２５に「０」　（正常終了フラグ）を
書き込み、異常終了をした場合には、「１」　（＃常終
了フラグ）を書き込む。

第６図はバス変換制御部におけるプロセ・ソサ間通信時
の動作を示すフローチャートであり、第６図（ａ）はチ
ップバス（ＣＢＵＳＩ、２）１１３２１３からバス変換
制御部（ＢＣＩ、２）１１５゜２１５にアクセスかある
場合のフローチャートであり、また第６図（ｂ）はシス
テムバス（ＳＢＵＳ）１４０からバス変換制御部（ＢＣ
Ｉ、２）１１５　２１５にアクセスかある場合のフロー
チャートである。

ます、第６図＜ａ）を参照してチップバス（ＣＢＵＳＩ
、２）１１３，２１３からバス変換制御部（ＢＣＩ、２
＞１１５，２１５にアクセスがある場合について説明す
る。

チップバス（ＣＢＵＳＩ、２）１１３，２１３からバス
変換制御部（ＢＣＩ、２）１１５，２１５にアクセスが
あると、チップバス（ＣＢＵＳＩ。

２）１１３，２１３からコマンドデータを受信しくステ
ップ５１０）、システムバス（ＳＢＵＳ）１４０を確保
する（ステップ５２０）、相手のバス変換制御部（ＢＯ
２，１１）２１５，１１５にコマンドデータを転送しく
ステップ５３０）、相手のバス変換制御部（ＢＯ２，１
）２１５，１１５からバスアクセス完了信号を待ち（ス
テップ５４０）、システムバス（ＳＢＵＳ）１４０を解
放する（ステップ５５０）、相手のバス変換制御部（Ｂ
Ｏ２，１）２１５，１１５からアンサデータを待ち（ス
テップ５６０）、相手のバス変換制御部（ＢＯ２，１１
）２１５，１１５に対し、バスアクセス完了信号を送出
しくステップ５７０）、システムバス（ＳＢＵＳ）１４
０に対し、バスアクセス完了信号を送出する（ステップ
５８０）。

次に、第６図＜ｂ＞を参照してシステムバス（ＳＢ［Ｊ
Ｓ）１４０からバス変換制御部（ＢＣｌ２）１１５，２
１５にアクセスがある場合について説明する２ システムバス（ＳＢＵＳ）１．４０からバス変換制御部
（ＢＣｌ、、２）１１５．２１５にアクセスがあると、
コマンドデータを受信しくステップ６１０）、相手のバ
ス変換制御部（１３Ｃ２，１，）２］、５，１．１５に
バスアクセス完了信号を送出しくステップ６２０）、チ
ップバス（ＣＢＵＳＩ２）１．ｉ、３，２１３を確保す
る（ステップ６３ｏ）。そり、から、プロセッサ間通信
用制御部（Ｐ　Ｃ’ＵＬ１．，２）１１４．２１４にコ
マンドデータを転送しくステップ６４０）、プロセッサ
間通信用制御部（ＰＣＴＬｌ、２）１１４，２１４から
バスアクセス完了信号を待ち（ステップ６５０）、チッ
プバス（ＣＢＵＳＩ、２）１１．３．２１３を解放しく
ステップ６６０）　、システムバス（ＳＢＵＳ）１４０
を確保する（ステップ６７０）、プロセッサ間通信用制
御部（ＰＣＴＬＩ、２）１１４２１４から正常終了を受
信した場合には、ステップ６９０に進み、相手のバス変
換制御部（ＢＯ２゜１）２１５．１１５に正常終了のア
ンサデータを転送し、またステップ６８０においてプロ
セッサ間通信用制御部（ＰＣＴＬｌ、２）１１４　２１
４から異常終了を受信した場合には、ステップ７００に
進み、相手のバス変換制御部（ＢＯ２，１）２１５．１
１５に異常終了のアンサデータを転送する６相手のバス
変換制御部（ＢＯ２，１＞２１５．１１５からバスアク
セス完了信号を待ち（ステップ７１０）、システムバス
（ＣＢＵＳ）１４０を解放する（ステップ７２０）。

（発明か解決しようとする課題） 」ユ述したように、インタロツタ方式のチップバスを経
由した従来のプロセッサ間通信では、チップバスの特性
上、コマンドに対する応答は応答信号と正常か否かを伝
える信号によるたけで、相手のプロセッサの状態に応じ
た複数の種類の応答（ρ１えは、通信バッファフル、プ
ロセッサ停止中、バス障害等）を返信することかできな
いという問題かある。

また、コマンドを発行してからアンサを受信するまでの
期間、送信側プロセッサのチップバスは保留されたまま
で使用不可能となり、チップバス上の装置がチップバス
を利用した他の処理を行うことかできないという問題が
ある。

更に、受信側のプロセッサは、アンサ転送時にシステム
バスが確保できない場合には、システムバスか確保でき
るまで待ち合わせ状態となり、他の処理を行うことがで
きないという問題がある。

本発明は、上記に鑑みてなされたもので、その目的とす
るところは、相手プロセッサの状態に応じて複数の応答
を可能とするとともに、プロセッサの使用効率を向上す
ることかできるプロセッサ間通信方式を提供することに
ある。

〔発明の構成〕

（課題を解決するための手段） 上記目的を達成するため、本発明のプロセッサ間通信方
式は、マルチプロセッサシステムでプロセッサ内バスで
あるチップバスにおいてはコマンドの送信と該コマンド
に対するアンサの受信を連続したバス制御動作で行うイ
ンタロック方式を使用し、プロセッサ間のバスであるシ
ステムバスにおいてはコマンドの送信と該コマンドに対
するアンサの受信をコマンドを送信した後に一度バスを
解放し、別のバス制御動作を行うスプリット方式を使用
し、チップバスとシステムバスの間にバス変換回路およ
びチップバス上にプロセッサ間通信回路を有し、任意の
プロセッサ間で通信を行うプロセッサ間通信方式であっ
て、前記バス変換回路かチップバスからのプロセッサ間
通信によるバスアクセスを受信した時点においてチップ
バスにアクセス完了を返信し、チップバスを解放するチ
ップバス解放手段と、前記プロセッサ間通信回路に設け
られ、受信コマンドに対するアンサを複数保持するアン
サ保持手段と、コマンド受信時にアクセス完了を返信し
、チップバスを解放するとともに、アンサを作成し、前
記アンサ保持手段に登録するアンサ登録手段と、前記ア
ンサ保持手段がらアンサを取り出して送信する送信手段
とを有することを要旨とする。

（作用） 本発明のプロセッサ間通信方式では、チップバスからの
プロセッサ間通信によるバスアクセスを受信した時点で
チップバスにアクセス完了を返信してチップバスを解放
し、プロセッサ間通信回路に設けたアンサ保持手段で受
信コマンドに対するアンサを複数保持し、コマンド受信
時にアクセス完了を返信し、チップバスを解放するとと
もに、アンサを作成し、送信アンサ保持手段に登録し、
該送信アンサ保持手段がらアンサを取り出し送信してい
る。

（実施例） 以下、図面を用いて本発明の詳細な説明する。

第１図は本発明の一実施例に係わるプロセッサ間通信方
式の構成を示すブロック図である。同図に示すプロセッ
サ間通信方式は、２台のプロセッサと両者間を接続する
共通バスから構成されるマルチプロセッサシステムに適
用されである。同図において、第１のプロセッサ（ＣＰ
ＵＩ）１０および第２のプロセッサ（ＣＰＵ２）２０は
システムバス（ＳＢＵＳ）３０を介して互いに通信し得
るように接続されている。

第１のプロセッサ（ＣＰＵＩ）１０は、第１の中央制御
部（ＭＰＵＩ）１０１と、該第１のプロセッサ（ＣＰＵ
Ｉ）１０の内部バスである第１のチップバス（ＣＢＵＳ
Ｉ）１０３と、該第１のチップバス（ＣＢＵＳＩ）１０
３およびシステムバス（ＳＢＵＳ）３０の間でバスを接
続制御する第１のバス制御部（ＸＢＣＩ）１０５と、プ
ロセッサ間の通信のための第１のプロセッサ間通信用制
御部（ＰＣＴＬＩ）１０４とから構成されている。

該第１のプロセッサ間通信用制御部（ＰＣＴＬＩ）１０
４は、送信コマンドを複数保持する第１の送信コマンド
保持キュー（ＣＭＤＳＱＩ　）１４２と、該第１の送信
コマンド保持キュー（ＣＭＤＳＱＩ）１４２からコマン
ドを取り出し送信するための第１のコマンド取り出し制
御部（Ｃ３ＱＳＩ）１４１と、第１の送信コマンド保持
キュー（ＣＭＤＳＱｌ）１４２にコマンドを書き込むた
めの第１のコマンドｚき込み制御部（Ｃ３ＱＷＩ　’）
１４３と、送信コマンドに対し受信したアンサを複数保
持する第１の受信アンサ保持キュー（ＡＮＳＲＱＩ）１
４５と、該第１の受信アンサ保持キュー（ＡＮＳＲＱＩ
）１４５からアンサを読み出すための第１のアンサ読み
出し制御部（ＡＲＱＲＩ　）１４４と、第１の受信アン
サ保持キュー（ＡＮＳＲＱＩ）１４５にアンサを書き込
むための第２のアンサ書き込み制御部（ＡＲＱＷＩ）１
４６と、受信したコマンドを複数保持する第１の受信コ
マンド保持キュー（ＣＭＤＲＱＩ）１４８と、第１の受
信コマンド保持キュー（ＣＭＤＲＱＩ’）１４８からア
ンサを読み出すための第１のアンサ読み出し制御部（Ｃ
ＲＱＲＩ　）１４７と、第１の受信コマンド保持キュー
（ＣＭＤＲＱｌ　）１４８にアンサを書き込むための第
１のアンサ書き込み制御部（ＣＲＱＷＩ）１４９と、受
信コマンドに対し送信するアンサを複数保持する第１の
送信アンサ保持キュー　（ＡＮＳＳＱＩ　）１５１と、
該第１の送信アンサ保持キュー（ＡＮＳＳＱＩ　＞１５
１からアンサを読み出すための第１のアンサ読み出し制
御部（ＡＳＱＲＩ　）１５０と、第１の送信アンサ保持
キュー（ＡＮＳＳＱＩ　）１５１にアンサを書き込むた
めの第１のアンサ書き込み制御部（ＡＳＱＷｌ）１５２
とから構成されている。

第２のプロセッサ（ＣＰＵ２）２０は、第１のプロセッ
サ（ＣＰＵＩ）１０と同じように構成され、第１のプロ
セッサ（ＣＰＵＩ）１０において百番代で始まる各構成
要素の符号か第２のプロセッサ（ＣＰＵ２）２０におい
て２百番代で始まる同じ符号で示され、またＣＰＵＩ等
のように記号の最後に付く数字も第１のプロセッサ（Ｃ
ＰＵＩ）１０における構成要素が「１」であるのに対し
て、第２のプロセッサ（ＣＰＵ２＞２０においては「２
」となっている点が異なるものである。

第２図は第１図におけるプロセッサ間通信のバス上の信
号の流れを示す図であるが、次に第２図を参照して第１
のプロセッサ（ＣＰＵＩ）１０から第２のプロセッサ（
ＣＰＵ２＞２０に通信を行う場合の動作を説明する。な
お、第２図において、細い実線で示す矢印はバスアクセ
ス信号を示し、点線の矢印はバスアクセス完了信号を示
し、太線はデータを示し、またハツチングを施した部分
はバス保留中を示す。

第２図のステップ１において、第１の中央制御部（ＭＰ
ＵＩ＞１０１か■で示すように第１のチップバス（ＣＢ
ＵＳＩ）１０３を確保し、「１」で示すように第１のプ
ロセッサ間通信用制御部（ＰＣＴＬＩ）１０４の第１の
コマンド書き込み制御部（Ｃ３ＱＷＩ　）１４３を介し
第１の送信コマンド保持キュー（ＣＭＤＳＱＩ　）１４
２にプロセッサ間通信のコマンドを書き込み、第１のプ
ロセッサ間通信用制御部（ＰＣＴＬＩ　）１０４に対し
プロセッサ間通信の実行を指示する。コマンド書き込み
か終了すると、（Ａ）で示すように第１のプロセッサ間
通信用制御部（ＰＣＴＬＩ　）１０４は第１の中央制御
部（ＭＰＵＩ　＞１０１にバスアクセスの完了を通知し
、第１のチップバス（ＣＢＵＳＩ）１０Ｂを解放する。

次にステップ２において、第１のプロセッサ間通信用制
御部（ＰＣＴＬＩ）１０４が■に示すように第１のチッ
プバス（ＣＢＵＳＩ）１０３を確保し、「２」で示すよ
うに第１のバス制御部（ＸＢＣＩ）１０５に第１の送信
コマンド保持キュー（ＣＭＤＳＱＩ　）１４２の内容を
転送し、第１のプロセッサ（ＣＰＵ１．）１０とのプロ
セッサ間通信を指示し、（Ｂ）で示すように第１のバス
制御部（ＸＢＣＩ）１０５からのバスアクセスの完了を
受信し、第１のチップバス（ＣＢＵＳ　１　）　１０３
を解放する。

ステップ３においては、第１のバス制御部（ＸＢＣＩ）
１０５が■で示すようにシステムバス（ＳＢＵＳ）３０
を確保し、「３」で示すように第２のバス制御部（ＸＢ
Ｃ２）２０５に対しコマンドを転送し、（Ｃ）で示すよ
うに第２のバス制御部（ＸＢＣ２）２０５からのバスア
クセスの完了を受信し、システムバス（ＳＢＵＳ）３０
を解放する。

更に、ステップ４において、第２のバス制御部（ＸＢＣ
２）２０５か■で示すように第２のチップバス（ＣＢＵ
Ｓ２）２０３を確保し、「４」で示すように第２のプロ
セッサ間通信用制御部（ＰＣ”［Ｌ２）２０４の第２の
アンサ書き込み制御部（ＣＲＱＷ２＞２４９を介し第２
の受信コマンド保持キュー（ＣＭＤＲＱ２）２４８にコ
マンドを書き込む、コマンドの書き込みか終了すると、
第２のバス制御部（ＸＢＣ２）２０５は（Ｄ）で示すよ
うに第２のプロセッサ間通信用制御部（ＰＣ１’Ｌ２）
２０４からのバスアクセスの完了を受信し、第２のチッ
プバス（ＣＢＵＳ２）２０３を解放する。第２の１０セ
ッサ間通信用制御部（ＰＣＴＬ２）２０４はコマンド受
信時に第２のプロセッサ（ＣＰＵ２）２０の状態に応じ
たアンサコードを生成し、第２の送信アンサ保持キュー
（ＡＮＳＳＱ２）２５１に登録する。

また、ステップ５において、第２のプロセッサ間通信用
制御部（ＰＣＴＬ２）２０４か■で示すように第２のチ
ップバス（ＣＢＵＳ２）２０３を確保し、ｒ５」で示す
ように第２の送信アンサ保持キュー（ＡＮＳＳＱ２　）
２５１内のアンサを第２のバス制御部（ＸＢＣ２）２０
５に対し転送し、（Ｅ）で示すように第２のプロセッサ
間通信用制御部（ＰＣＴＬ２＞２０４からのバスアクセ
スの完了を受信し、第２のチップバス（ＣＢＵＳ２）２
０３を解放する。

ステップ６において、第２のバス制御部（ＸＢＣ２＞２
０５が■で示すようにシステムバス（ＳＢｕｓ）３０を
確保し、「６」で示すように第１のバス制御部（ＸＢＣ
Ｉ）１０５に対しアンサを転送し、（Ｆ）で示すように
第１のバス制御部（ＸＢＣＩ）１０５からのバスアクセ
スの完了を受信し、システムバス（ＳＢＵＳ）３０を解
放する。

更に、ステップ７において、第１のバス制御部（ＸＢＣ
Ｉ）１０５か■で示すように第１のチップバス（ＣＢＵ
Ｓｌ）１０３を確保し、「７」で示すように第１のプロ
セッサ間通信用制御部（ＰＣＴＬＩ）１０４の第２のア
ンサ書き込み制御部（ＡＲＱＷＩ　＞　１４６を介し第
１の受信アンサ保持キュー（ＡＮＳＲＱＩ　）１４５に
アンサを書き込み、（Ｇ）で示すように第１のプロセッ
サ間通信用制御部（ＰＣＴＬＩ　）１０４からのバスア
クセスの完了を受信し、第１のチップバス（ＣＢＵＳｌ
）１０３を解放する６ 第３図はハス制御部（ＸＢＣＩ、２＞１０５２０５にお
けるプロセッサ間通信時の動作を示すフローチャートで
あり、第３図（ａ）はチップバス（ＣＢＵＳＩ、２）１
０３，２０３からバス制御部（ＸＢＣＩ、２）１０５．
２０５にアクセスがある場合のフローチャートであり、
また第３図（ｂ）はシステムバス（ＳＢＵＳ＞３０から
バス制御部（ＸＢＣＩ、２）１０５，２０５にアクセス
かある場合のフローチャートである。

ます、第３図（ａ）を参照してチップバス（ＣＢＵＳＩ
、２）１０３，２０３からバス制御部（ＸＢＣｌ、２）
１０５，２０５にアクセスかある場合について説明する
。

チップバス（ＣＢＵＳｌ、２）１０３，２０３からバス
制御部（ＸＢＣｌ、２）１０５　２０５にアクセスかあ
ると、チップバス（ＣＢＵＳＩ。

２）１０３，２０３からコマンドまたはアンサデータを
受信しくステップ３１０）、チップバス（ＣＢＵＳＩ、
２）１０３，２０３に対し、バスアクセス完了信号を送
出しくステップ３２０〉、システムバス（ＳＢＵＳ）３
０を確保する（ステップ３３０）、相手のバス制御部（
ＸＢＣ２１）２０５．１０５にコマンドまたはアンサデ
ータを転送しくステップ３４０）、相手のバス制御部（
ＸＢＣ２，１）２０５，１０５からバスアクセス完了信
号を待ち（ステップ３５０）、システムバス（ＳＢＵＳ
）３０を解放する（ステップ３６０）。

次に、第３図（ｂ）を参照してシステムバス（ＳＢＵＳ
）３０からバス制御部（ＸＢＣＩ、２）１０５．２０５
にアクセスかある場合について説明する。

システムバス（ＳＢＵＳ＞３０からバス制御部（ＸＢＣ
ｌ、２）１０５，２０５にアクセスかあると、コマンド
またはアンサデータを受信しくステップ４１０）、相手
のバス制御部（ＸＢＣ２１）２０５．１０５にバスアク
セス完了信号を送出しくステップ４２０）、チップバス
（ＣＢＵＳｌ、２＞１０３，２０３を確保する（ステッ
プ４３０）。プロセッサ間通信用制御部（ＰＣＴＬＩ。

２）１０４，２０４にコマンドまたはアンサデータを転
送しくステップ４４０）　、プロセッサ間通信用制御部
（ＰＣＴＬＩ、２）１０４，２０４からバスアクセス完
了信号を待ち（ステップ４５０）、チップバス（ＣＢＵ
ＳＩ、２）１０３，２０３を解放する（ステップ４６０
）。

なお、上記実施例では、プロセッサか２台の場合につい
て説明したが、これに限定されるものでなく、３台以上
でも同様に適用できるものであることは勿論である。

〔発明の効果〕

以上説明したように、本発明によれば、チップバスから
のプロセッサ間通信によるバスアクセスを受信した時点
でチップバスにアクセス完了を返信してチップバスを解
放し、プロセッサ間通信回路に設けたアンサ保持手段で
受信コマンドに対するアンサを複数保持し、コマンド受
信時にアクセス完了を返信し、チップバスを解放すると
ともに、アンサを作成し、送信アンサ保持手段に登録し
、該送信アンサ保持手段からアンサを取り出し送信して
いるので、プロセッサ間通信において送信側のプロセッ
サに対し受信側のプロセッサの状態に応じた複数種類の
応答を行うことかできるとともに、また送信側のプロセ
ッサはコマンドを送信した時点でチップバスを解放でき
るため、チップバスのスループットを向上し、プロセッ
サの使用効率を向上することができる。更に、受信側の
プロセッサはアンサをアンサ送信キューに登録した時点
でアンサの送信を終了しなくても、次の処理を実行する
ことができる。

【図面の簡単な説明】

第１図は本発明の一実施例に係わるプロセッサ間通借方
式の構成を示すブロック図、第２図は第１図におけるプ
ロセッサ間通信のバス上の信号の流れを示す図、第３図
は第１図のプロセッサ間通信方式のバス制御部（ＸＢＣ
）におけるグロセッサ間通信時の動作を示すフローチャ
ー１−２第４図は２台のプロセッサで構成されるマルチ
プロセッサシステムにおいてプロセッサ間の通信を行う
従来のプロセンサ間通信方式の構成を示すブロック図、
第５図は第４図におけるプロセッサ間通信のバス上の信
号の流れを示す図、第６図は第４図のプロセッサ間通信
方式のバス変換制御部におけるプロセッサ間逍信時の動
作を示すフローチャートである。 １０２０・・・・ ３０・・・・・・・ １．０１．　２０１・・・ １０３　２０３・・・ １０４．２０４・・・ プロセッサ（ＣＰＵ）、 システムバス（Ｓ　Ｂ　ＬＪ　Ｓ　）、中央制御部（Ｍ
ＰＵ）、 チップバス（ＣＢＵＳ）、 プロセッサ間通信用制御部 （ＰＣＴＬ）、 １．０５．２０５・・・バス制御部（ＸＢＣ）、　４１ ４２ ４３ ４４ １４５゜ 　４６ ４７ ４８ ４９ ５０ ２４１　・ ２４２　・ ２４３　・ ２４４　・ ２４５　・ ２４６　・ ２４７　・ ２４８　・ ２４９　・ ２５０　・ ・コマンド収り出し制御部 （Ｃ３ＱＳ）、 ・送信コマンド保持キュー （ＣＭＤＳＱ）、 ・コマンド書き込み制御部 （Ｃ３ＱＷ）、 ・アンサ読み出し制御部 （ＡＲＱＲ）、 ・受信アンサ保持キュー （ＡＮＳＲＱ）、 ・アンサ書き込み制ｍ部 （ＡＲＱＷ）、 ・アンサ読み出し制御部 （ＣＲＱＲ）、 ・受信コマンド保持キュー （ＣＭＤＲＱ）、 ・アンサ書き込み制御部 （ＣＲＱＷ）、 ・アンサ読み出し制御部 （ＡＳＱＲ）、 　５１ ５２ ２５１　・ ２５２　・ ・送信アンサ保持キュー （ＡＮＳＳＱ）、 ・アンサ書き込み制御部 （ＡＳＱＷ）。

Claims (1)

【特許請求の範囲】
1. マルチプロセッサシステムでプロセッサ内バスであるチ
   ップバスにおいてはコマンドの送信と該コマンドに対す
   るアンサの受信を連続したバス制御動作で行うインタロ
   ック方式を使用し、プロセッサ間のバスであるシステム
   バスにおいてはコマンドの送信と該コマンドに対するア
   ンサの受信をコマンドを送信した後に一度バスを解放し
   、別のバス制御動作を行うスプリット方式を使用し、チ
   ップバスとシステムバスの間にバス変換回路およびチッ
   プバス上にプロセッサ間通信回路を有し、任意のプロセ
   ッサ間で通信を行うプロセッサ間通信方式であって、前
   記バス変換回路がチップバスからのプロセッサ間通信に
   よるバスアクセスを受信した時点においてチップバスに
   アクセス完了を返信し、チップバスを解放するチップバ
   ス解放手段と、前記プロセッサ間通信回路に設けられ、
   受信コマンドに対するアンサを複数保持するアンサ保持
   手段と、コマンド受信時にアクセス完了を返信し、チッ
   プバスを解放するとともに、アンサを作成し、前記アン
   サ保持手段に登録するアンサ登録手段と、前記アンサ保
   持手段からアンサを取り出して送信する送信手段とを有
   することを特徴とするプロセッサ間通信方式。