JPH0816892B2 - コンピュータインターフェイス - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） この発明はデジタル信号処理装置に関し、特に信号プ
ロセッサとそれに接続される外部ハードウェアの入出力
転送を実行するシステムに用いられるコンピュータイン
ターフェイスに関する。

（従来の技術） 最近のベクトル及びスカラ算術リアルタイム動作は、
信号処理システムにおいて要求される重要な要素であ
る。しかし、しばしばこの要求には、信号処理システム
のサイズ、重量、能力、冷却に関する厳しい物理的制限
が伴う。従来、信号プロセッサの設計者は、競合する要
求の中で妥協しなければならず、そのため多くの場合設
計されるプロセッサは、適切な能力以下のプロセッサで
あった。

（発明が解決しようとする課題） 従来の信号プロセッサの性能は、約5Mヘルツの比較的
低速システムクロックレートのために制限され、又16ビ
ット不動点データについての動作容量に制限された。こ
のような従来の信号プロセッサに関する不動点動作制限
は、多くの応用分野において重要となった。多くの信号
処理アルゴリズムは、数学的なコンピュータ処理を必要
とする。この処理は広いダイナミックレンジを有し、32
ビット浮動点処理を必要とする。

モジュラ（moduler）信号プロセッサをネットワーク
する能力によって、システムは効果的に広範囲の応用に
合致することができる。多くの信号プロセッサは、ネッ
トワークに関する能力に限界がある。

この発明によって、様々な種類の通信プロトコルが、
信号処理システムの動作に重要な要素となるハードウェ
ア構成要素間において、制御及びデータ信号を効果的に
伝送するハードウェアを実現できる。

（課題を解決するための手段） 信号プロセッサと外部装置間の様々の通信プロトコル
を用いて、制御及びデータ信号を効果的に転送するコン
ピュータインターフェイスを提供するために、この発明
は、単一シリアルポートと４つの構成可能なパラレルポ
ートを含む、複数のデータ及び信号転送部より構成され
る。第１パラレルポートは又、信号プロセッサと外部装
置間のデータ信号と同様に、制御信号対によって構成さ
れる。

第２パラレルポートは、信号プロセッサと外部装置間
のデータ信号を結合するように構成され、第１及び第２
パラレルポートは、第１及び第２ポートの結合されたデ
ータパス（data path）を有するデータパスを提供する
ために、選択的に結合することができる。同様に、第３
及び第４パラレルポートは、信号プロセッサと外部装置
間のデータ信号を結合するように構成することができ、
これら２つのポートは、第３及び第４ポートの接合され
たデータパスを有するデータパスを供給するために選択
的に結合することができる。

第１インターフェイス・コントローラは、シリアルポ
ート及び第１パラレルポートに接続され、このコントロ
ーラは外部装置と信号プロセッサ間に供給された制御信
号を処理する。第１及び第２パラレルポートが結合する
こととによっても制御信号を転送することができる。マ
ルチプレクサ（multiplexer）は、各パラレルポート
と、所定サイズのデータパスを有する複数のデータパス
の間に接続され、このサイズは信号プロセッサ内で用い
られるデータパスとコンパチブル（compatible）であ
る。マルチプレクサは、外部装置と信号プロセッサ間の
データ信号を、２つのデータバスに関して選択的に結合
する。第２インターフェイス・コントローラは、信号プ
ロセッサからの信号を受信するマルチプレクサに接続さ
れ、マルチプレクサに信号を供給し、外部装置と信号プ
ロセッサ間のデータ信号の転送を制御する。

コンピュータ・インターフェイスの動作速度を増加す
るために、この発明は又、シリアルポート及び第１パラ
レルポートに接続される回路を供給する。この回路は、
パラレルバスモードの際に、制御に基づくトライステー
トバッファとデータバスを制御する。このパラレルバス
モードは、トライステートバッファの動作速度を犠牲に
することなく、オープンコレクタ特性を供給する。

（実施例） 第１図はこの発明の主旨に従って、コンピュータ・イ
ンターフェイス11を導入する信号プロセッサのブロック
図である。信号プロセッサ10は、従来の表現を用いる
と、コンピュータ・インターフェイス11を説明するため
の周辺状況を提供すると説明される。第１図に示される
信号プロセッサ10は、４つの主要部分より成り、即ち:I
/Oとして説明される入出力部、CPUとして説明される中
央処理部、AE0及びAE1として説明される２つの演算要素
である。

特に、入出力部は構成可能な複数の入出力ポートを供
給するコンピュータ・インターフェイス11を含む。コン
ピュータ・インターフェイス11は、データバス12a、12b
によって、データを格納するために用いられる２つのデ
ータ格納メモリ13a、13bと、２つのマルチプライヤ14
a、14bに接続され、又、データを基に動作する２つのレ
ジスタ・論理演算部20a、20bに接続される。一般にデー
タ格納メモリ13a、13bは、この分野で良く知られる方法
を用いて、メモリスペースを保護するために、所定の形
式でデータを格納する。

制御コードを格納するために用いられる制御格納メモ
リ15は、制御格納バス16を介して、演算要素コントロー
ラ17、マルチプライア14a、14b及び２つのレジスタ・論
理演算部20a、20bに接続される。マイクロ格納メモリ18
は、演算要素コントローラ17に接続され、マイクロコー
ド命令を格納するために用いられる。このマイクロコー
ド命令はデータ格納メモリ13a、13b、マルチプレクサ14
a、14b、及びレジスタ・論理演算部20a、20bによって用
いられる。

プロセッサ10は主に次のように機能する。プロセッサ
10により処理される信号は、外部インターフェイス部11
を介して受信され、データ格納メモリ13a、13bに格納さ
れる。マイクロコード命令はマイクロ格納メモリ18に格
納される。このマイクロコード命令はプロセッサの演算
要素の処理パラメータ及び、どのステップが演算要素AE
0、AE1によって実行されるかを限定する。アプリケーシ
ョンプログラムは、制御格納メモリ15に格納される。こ
のアプリケーションプログラムは、マイクロコード命令
に対するポインタと、コンピュータ処理の間に演算要素
によって用いられるプログラマブルな係数、及び論理要
素からの結果を処理するための中間データより構成され
る。演算要素コントローラ17は、マイクロコードが実行
されデータが処理されるようにするアプリケーションプ
ログラムを実行する。演算要素AE0、AE1はパラレル・パ
イプライン処理を実行し、演算要素コントローラの制御
の基に一般に知られる方法により、マイクロコード命令
に従ってデータを処理する。

制御パラメータは制御格納メモリ15からマルチプライ
ア14a、14b及びレジスタ・論理演算部20a、20bに転送さ
れ、データ格納メモリ13a、13bからのデータは、演算要
素コントローラ17の制御の基に一般に知られる方法によ
って、論理要素AE0、AE1によって処理される。

第２図は、第１図に示されるコンピュータ・インター
フェイス11の詳細なブロック図である。コンピュータ・
インターフェイス11はシリアル制御ポート120及び４つ
のパラレルポート122、124、126、128を含む。各パラレ
ルポートは実質的に同様に構成され、夫々16のデータ信
号ライン及び４つの制御ラインを有する。シリアルポー
ト120及び第１パラレルポート122は、外部装置と信号プ
ロセッサ10の間の制御信号を転送するために用いられ
る。

シリアルポート120及び第１パラレルポート122は、第
１インターフェイス・コントローラ130に接続される。
第１インターフェイス・コントローラ130の入力は 信
号プロセッサ10の演算要素コントローラ17に接続され
る。第１インターフェイス・コントローラ130は又テス
トコントローラ134に接続され、テストコントローラ134
は、信号プロセッサ10の動作テストをするために用いら
れる。第２インターフェイス・コントローラ132の入力
は、第１インターフェイス・コントローラ130と同様に
演算要素コントローラ17に接続される。第２インターフ
ェイス・コントローラ132は又、一般的な方法によって
マルチプレクサ136即ちデータ転送ネットワークに接続
され、その４つの入力は夫々パラレルポート122、124、
126、128に接続され、２つの出力ポートは信号プロセッ
サ10のデータバス12a、12bに接続される。

コンピュータ・インターフェイス11は様々の通信プロ
トコルを導入する。これらプロトコルはシリアルプロト
コルを含み、このシリアルプロトコルによって、１つの
外部装置と16までの信号プロセッサ10の間の通信が可能
となる。

ソナー及びレーダソナーから信号プロセッサ10へのデ
ータ転送、及び信号プロセッサ10からデータプロセッサ
又はディスプレイ又は格納装置への効果的なデータ転送
のためにセンサープロトコルが採用される。このセンサ
ープロトコルは16ビット又は32ビットモードで動作する
ことができ、16ビットデータバス142を使用する。この
センサーモードに於いて、16ビット及び32ビットのデー
タ転送を達成するために、データは任意の１つ又は４つ
の16ビットバスの選択された組み合わせを用いて転送す
ることができる。

同期プロトコルを用いる信号処理バス制御も又使用す
ることができる。このプロトコルは、信号プロセッサ間
のデータ転送に役立つ。信号処理バス制御は、16ビット
データバス142を使用し16ビット又は32ビットモードで
動作することができる。この信号プロセッサバスモード
に於いて、16ビット及び32ビットのデータ転送を達成す
るために、データは任意の１つ又は４つの16ビットバス
の選択された組み合わせを用いて転送することができ
る。この発明に於いて、パラレルポートＡ及びＢ 12
2、124は一緒にすることができ、パラレルポートＣ及び
Ｄ 126、128を一緒にすることができが、このような構
成は、信号プロセッサ10に於いてこれらを構成する目的
にのみ必要とされる。他の応用に於いて特定の適用が発
生した場合、当業者は他のポートを一緒にすることがで
きるものである。

このバスコントローラに於いては、パラレルポート12
2、124、126、128の各入力に供給されるトライステート
・バッファの制御を導入する回路の利点を利用する。第
3a図はこの発明の構成によるトライステートバッファを
示す。この構成はバッファ・アンプ150及び、電圧源と
アンプ150のデータ出力間に接続されるプルアップ抵抗1
52を含む。入力データ信号及びデータイネーブル信号
は、第3a図に示される方法でアンプ150に供給される。

トライステート制御体系は次のように動作する。デー
タ入力信号は１クロックの間、高電圧レベル（“1"）が
先行及び後行し、データラインを駆動し、各転送の後、
及び前は既知の状態にする。抵抗152はライン・ターミ
ネート抵抗であり、駆動電圧レベルが既知の値“1"を保
持するように選択される。しかし、プルアップ抵抗152
及び駆動電圧レベルは、一般にトライステートのライン
をハイレベルに駆動するのに十分速く、オープンコレク
タ・バッファが可能である。第3b乃至3f図は、第3a図に
示す回路の動作を示すタイミング図であるが、これらの
図は自明であり、当業者にとって十分理解できるもので
ある。

次の表1a乃至表3dは、各ポートについての全てのパラ
メータを定義し、制御信号定義、各ポートに割り付けら
れた制御信号の定義、メッセージ形式、エラー処理、有
効外部機能（EXFs）をも含む。

シリアルポート120は、シリアル・パケット（packe
t）メッセイジ・フォーマットを採用する。シリアルポ
ート・エラー処理は転送は終結され、定義されていな
い、即ち無効のEXFが発生した場合、INTR RQ Ｌが主
張される。制御要素は信号プロセッサ10のステータスを
読み、エラータイプを決定しなければならない。有効EX
Fsは、INTR、LDAT及びMAILを除く全てを含む。

16ビット及び32ビットバスモードに於いて、ポートＡ
（16ビット）及びポートAB（32ビット）は、制御及びデ
ータ転送ポートとして動作する。全てのポートはデータ
転送ポートとして動作する。しかし、他の応用に於いて
全ポートの構成は、制御及びデータ転送ポートに使用す
ることができる。

16ビット及び32ビットバスモードに於いて、全てのパ
ラレルポート122、124、126、128はパケットメッセージ
フォーマットを使用する。パラレルポート・エラー処理
は次のように行われる。即ち、パケット転送が完了した
後、目的装置は、“ACK/NAKステータスワード”をソー
ス装置へ送り帰す。ステータスワードがワーク・カウン
トエラー、ダイアゴナル（diagonal）パリティエラー、
FIFOオーバーフロー、又は定義されていない即ち無効EX
Fの場合、転送は受信されず、他の場合に所定転送は受
信される（ACK）。NAKが受信された場合、ソース装置は
７回までそのパケットを再転送し、全部で８回転送が試
みられる。更に転送に失敗し、（ソース装置が信号プロ
セッサの場合）コンピュータステータスワードに”ポー
ト出力エラー”を設定する。ソースが転送の途中にバス
の衝突を検出した場合、その転送は失敗し、再び転送が
行われる。バスがマスタレス（masterless）状態になっ
た場合、回復シーケンスを起動することができる。ポー
トＡ及びポートABが制御ポートの場合、全てのEXFsが有
効である；他の場合、LDAT、MAIL及びPORTのみが有効で
ある。

LDAT及びMAILはポートＢ、Ｃ、Ｄ、CDに対して有効EXFs
である。前記表に記載された送信権要求、送信要求期
間、及び送信要求ライン信号に関して、この事柄は、信
号処理技術の分野で良く知られている事柄である。参考
文献:Computer Networks,by Andrew S.Tanenbaum,29
6ページ、題名“Ａ Bit Map Protocol,"Prentice H
all,1986,に記載されてあるタイム・スライス命令技術
をこの発明のインターフェイス部に使用することができ
る。

16ビットセンサモードに於いて、パラレルポートは入
力又は出力データ転送ポートとして動作する。方向欄に
各々示される入力及び出力について、次の信号が適用さ
れる。

16ビットセンサーモードに於いて、全てのパラレルポ
ート122、124、126、128は、メッセージ・フォーマット
のみのデータを使用する。パラレルポート・エラー処理
は、プロトコルエラーが発生した場合、その転送は失敗
しそのポートはアイドル状態に置かれ、コンピュータイ
ンターフェイス ステータスワードに“ポート・シンク
・ハンドシェークエラー”フラグが設定される。EXFsは
適用できない。

32ビットセンサモードに於いて、以下の方向欄に各々
示される入出力モードに於いて、次の信号が適用され
る。

16ビットパラレルポートのように、エラー処理及び外
部機能は同様である。

次の表3a乃至3dは、コンピュータ・インターフェイス
11に関する全ての外部機能を説明する。

注（１）コントロールポートがシリアルの場合、INTR
_RQ_L信号は、アクティブになり、CE＃は割込み（inter
rupt）を解読するために、ステータス（RSTA）をリード
しなければならない。

注（２）制御ポートがパラレルの場合、IMTR EXFは
２つのデータワードによってCEに転送される。

注（１）INTRは信号プロセッサから演算制御要素に、
パラレル制御ポートを介してのみ転送される。

以上説明された実施例は、この発明の原則を用いて実
現される数多くの実施例の中の１つである。この発明の
範囲を越えることなく、当業者によって他の多数の構成
が実施できるのは明らかである。

（発明の効果） この発明によって、新方式の改良されたコンピュータ
・インターフェイスを提供することができる。即ち、信
号プロセッサと外部装置間に於いて、様々の通信プロト
コルを用いて、制御及びデータを転送する効果的信号プ
ロセッサ・インターフェースを提供することができる。
このコンピュータ・インターフェイスは、単一シリアル
ポート及び４つの構成可能のパラレルポートを含むデー
タ及び信号の複数の転送ポートを備える。更にコンピュ
ータ・インターフェイスの動作速度を増加させるため
に、トライステート駆動速度を有しオープンコレクタ特
性を供給する16ビットバスモードの動作時に於いて、こ
の発明はシリアムおよび第１パラレルポートに接続され
たデータバス及びトライステート・バッファを制御する
回路を提供する。

【図面の簡単な説明】

第１図は、この発明によるコンピュータ・インターフェ
イスを導入した信号プロセッサのブロック図、第２図は
第１図のコンピュータ・インターフェイスを示す詳細ブ
ロック図、第3a乃至3f図は第２図のコンピュータ・イン
ターフェイスのトライステートバッファを制御する回路
を、それらのタイミング図に従って説明する図である。 11……インターフェース、13a・13b……データ格納メモ
リ、14a・14b……マルチプレクサ、15……制御格納メモ
リ、17……コントローラ、18……マイクロ格納メモリ、
20a・20b……レジスタ・論理演算部、130……第１イン
ターフェース・コントローラ、136……マルチプレク
サ。

Claims (7)

【特許請求の範囲】
1. 【請求項１】１つの信号プロセッサと複数の外部装置間
   のインターフェイスを提供し、それらの間で制御信号及
   びデータ信号を送信するコンピュータインターフェイス
   （11）であって、 シリアル入力ポート（120）及び制御信号出力ポート（1
   38）間で制御信号を管理・転送するシリアル制御ポート
   手段（130）と、 第１パラレル入力ポート（122）及び前記制御信号出力
   ポート（138）間で制御信号を転送し、第１パラレル入
   力ポート（122）及びデータ出力ポート間でデータ信号
   を転送し、前記第１パラレル入力ポートに設けられる第
   １パラレルポート手段と、 第２パラレル入力ポート（124）及び前記出力ポート間
   でデータ信号を転送し、前記第２パラレル入力ポートに
   設けられる第２パラレルポート手段、及び 前記シリアルポート（120）及び前記第１パラレルポー
   ト（122）と、前記制御信号出力ポート（138）間に接続
   され、前記第１及び第２パラレル入力ポート（122、12
   4）と前記データ出力ポート間でデータ信号を管理及び
   選択的に転送する管理・転送手段（130、136）、 を具備することを特徴とするコンピュータインターフェ
   イス（11）。
2. 【請求項２】前記インターフェイスが所定のパラレル転
   送モードで使用されオープンコレクタ特性を提供する場
   合、前記制御バス及びデータバス上のトライステートバ
   ッファを制御するための手段を更に有し、この手段はバ
   ッファアンプと、このバッファアンプの出力と電圧源の
   間に接続されるプルアップ抵抗を具備し、前記バッファ
   アンプの入力にはデータ信号に前後して所定電圧レベル
   が入力し、この所定電圧レベル入力によりデータバスは
   各データ送信の前後で所定状態に駆動され、前記プルア
   ップ抵抗は前記所定状態で高電圧を維持し、前記プルア
   ップ抵抗及び前記所定電圧レベルはオープンコレクタ特
   性を有するオープンコレクタバッファアンプを提供する
   ように選択されることを特徴とする請求項１記載のコン
   ピュータ・インターフェース（11）。
3. 【請求項３】前記第１パラレルポート手段は、前記第１
   パラレル入力ポート（122）及び前記制御信号出力ポー
   ト（138）間の制御信号を両方向に転送し、前記第１パ
   ラレル入力ポート（122）と前記データ出力ポート間の
   データ信号を両方向に転送するための第１の16ビットパ
   ラレルポートを具備し、及び 前記第２パラレルポート手段は、前記第２パラレル入力
   ポート（124）と前記データ出力ポート間のデータ信号
   を両方向に転送するための第２の16ビットパラレルポー
   トを含むことを特徴とする請求項１記載のコンピュータ
   ・インターフェース（11）。
4. 【請求項４】前記管理・転送手段（130、136）は、前記
   入力ポート（122）と前記出力ポート間の32ビットデー
   タバスを提供するために、２つの特定16ビットパラレル
   ポートを選択的に結合するための選択手段（130、136）
   を更に具備することを特徴とする請求項３記載のコンピ
   ュータ・インターフェース（11）。
5. 【請求項５】前記管理・転送制御手段（130、136）は、
   前記第１及び第２入力ポート（122、124）を選択的に結
   合し、前記入力ポート（122、124）及び前記出力ポート
   間に前記第１及び第２パラレルポート手段用の結合され
   たデータ経路を提供する手段（130、136）を具備するこ
   とを更に特徴とする請求項３記載のコンピュータ・イン
   ターフェース（11）。
6. 【請求項６】前記信号プロセッサ及び前記複数の外部装
   置間に設けられる複数のデータバスを有し、 シリアル制御ポート手段（130）は前記信号プロセッサ
   と前記複数の外部装置間の制御信号を管理・転送するよ
   うに適合され、 前記第１パラレルポート手段は前記信号プロセッサと前
   記複数の外部装置間の制御信号を転送するために構成さ
   れる第１パラレルポート（122）と、前記信号プロセッ
   サと前記複数の外部装置間の制御信号を転送するように
   構成された第２パラレルポート（124）を含み、前記第
   １及び第２パラレルポート（122、124）は、それら前記
   第１及び第２パラレルポート（122、124）の結合された
   データ経路を提供するように選択的に構成され、 前記第２パラレルポート手段は前記信号プロセッサと前
   記複数の外部装置間の制御信号を転送するように構成さ
   れた第３パラレルポート（126）と、前記信号プロセッ
   サと外部装置間の制御信号を転送するように構成された
   第４パラレルポート（128）を含み、前記第３及び第４
   パラレルポート（126、128）は、それら前記第３及び第
   ４パラレルポート（126、128）の結合されたデータ経路
   を提供するように選択的に構成され、更に前記インター
   フェース（11）は、 前記シリアルポート及び第１パラレルポート（120、12
   2）に接続され、前記外部装置と信号プロセッサ間に於
   いて転送される制御信号を処理するための第１インター
   フェース・コントローラ（130）と、 前記パラレルポート（122、124、126、128）の各々と、
   これらパラレルポート（122、124、126、128）のデータ
   経路サイズより大きい所定サイズのデータ経路を有する
   複数のデータバス（DS0、DS1）に接続され、２つの前記
   データバス（DS0、DS1）を介して、前記信号プロセッサ
   と前記外部装置間のデータ信号を選択的に結合するため
   のマルチプレクサ（136）、及び 前記マルチプレクサ（136）に接続され、前記信号プロ
   セッサから信号を受信し、前記マルチプレクサに前記信
   号を供給し、前記外部装置と前記信号プロセッサ間のデ
   ータ信号の転送を制御する第２インターフェース・コン
   トローラ（132）、 を更に具備することを特徴とするコンピュータ・インタ
   ーフェース（11）。
7. 【請求項７】１つの信号プロセッサと複数の外部装置間
   のインターフェイスを提供し、それらの間で制御信号及
   びデータ信号を送信するコンピュータインターフェイス
   （11）であって、 シリアル入力ポート（120）及び制御信号出力ポート（1
   38）間で制御信号を管理・転送するシリアル制御ポート
   手段（130）と、 前記外部装置からデータを入力し、前記制御信号出力ポ
   ート（138）との間で制御信号を転送する第１パラレル
   入力ポート（122）と、 前記外部装置からデータを入力する第２パラレル入力ポ
   ート（124）と、 前記外部装置に対してデータを入力する第３パラレル入
   力ポート（126）と、 前記第１〜第３パラレルポートに入力された前記データ
   を多重送信するマルチプレクサ（136）と、 前記シリアルポート（120）及び前記第１パラレルポー
   ト（122）と、前記制御信号出力ポート（138）間に接続
   され、前記制御信号に基づいて前記マルチプレクサ（13
   6）の多重送信を制御するインターフェイスコントロー
   ラ（130、132）、 を具備し、前記外部装置とのデータ転送は、前記第１乃
   至第３パラレルポートの中の任意のポートを組み合わせ
   て行われることを特徴とするコンピュータインターフェ
   イス（11）。