JPS63239933A - 半導体基材の製造方法 - Google Patents
半導体基材の製造方法Info
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- JPS63239933A JPS63239933A JP62073607A JP7360787A JPS63239933A JP S63239933 A JPS63239933 A JP S63239933A JP 62073607 A JP62073607 A JP 62073607A JP 7360787 A JP7360787 A JP 7360787A JP S63239933 A JPS63239933 A JP S63239933A
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- JP
- Japan
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- nucleation
- single crystal
- substrate
- density
- semiconductor
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- Recrystallisation Techniques (AREA)
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、半導体基材の製造方法に関する。より詳細に
は、堆積面材料の種類による堆積材料の核形成密度の差
を利用して作成した単結晶基材の製造方法に関するもの
であり、本発明の製造工程において、単一の基材上に同
時に多種類の半導体素子が形成される。これら半導体素
子としては。
は、堆積面材料の種類による堆積材料の核形成密度の差
を利用して作成した単結晶基材の製造方法に関するもの
であり、本発明の製造工程において、単一の基材上に同
時に多種類の半導体素子が形成される。これら半導体素
子としては。
例えば半導体集積回路、光集積回路、磁気回路等の電子
素子、光素子、磁気素子、圧電素子あるいは表面音響素
子等が挙げられる。
素子、光素子、磁気素子、圧電素子あるいは表面音響素
子等が挙げられる。
（従来の技術及びその問題点）
従来、半導体電子素子や光素子等に用いられる単結晶薄
膜は、単結晶基板上にエピタキシャル成長させることで
形成されていた。しかしながら。
膜は、単結晶基板上にエピタキシャル成長させることで
形成されていた。しかしながら。
単結晶基板上に単結晶ｇ膜をエピタキシャル成長させる
には、基板の単結晶材料とエピタキシャル成長層との間
に、格子定数と熱膨張係数との整合をとる必要があり、
良質な素子が作製可能な単結晶層を形成するには、基板
材料の種類が極めて狭い範囲に限定されるという問題点
を有していた。
には、基板の単結晶材料とエピタキシャル成長層との間
に、格子定数と熱膨張係数との整合をとる必要があり、
良質な素子が作製可能な単結晶層を形成するには、基板
材料の種類が極めて狭い範囲に限定されるという問題点
を有していた。
一方、近年、半導体素子を基板の法線に積層形成し、高
集積化および多機能化を達成する三次元集積回路の研究
開発が近年盛んに行われており、また安価なガラス上に
素子をアレー状に配列する太陽電池や液晶画素のスイッ
チングトランジスタ等の大面積半導体装置の研究開発も
年々盛んになりつつある。
集積化および多機能化を達成する三次元集積回路の研究
開発が近年盛んに行われており、また安価なガラス上に
素子をアレー状に配列する太陽電池や液晶画素のスイッ
チングトランジスタ等の大面積半導体装置の研究開発も
年々盛んになりつつある。
これら両者に共通することは、半導体薄膜を非晶質絶縁
物上に形成し、そこにトランジスタ等の電子素子を形成
する技術を必要とすることである。その中でも特に、非
晶質絶縁物上に高品質の単結晶半導体を形成する技術が
望まれている。
物上に形成し、そこにトランジスタ等の電子素子を形成
する技術を必要とすることである。その中でも特に、非
晶質絶縁物上に高品質の単結晶半導体を形成する技術が
望まれている。
しかしながら、一般的に、Ｓ ｉ０２等の非晶質絶縁物
基板上に薄膜を堆積させると、基板材料の長距離秩序の
欠如によって、塩８１膜の結晶構造は非晶質又は多結晶
となり、高品質の単結晶半導体を形成するのは、きわめ
て困難であった。ここで非晶質膜とは、最近接原子程度
の近距離秩序は保存されているが、それ以上の長距離秩
序はない状態のものであり、多結晶膜とは、特定の結晶
方位を持たない単結晶粒が粒界で隔離されて集合したも
のである。
基板上に薄膜を堆積させると、基板材料の長距離秩序の
欠如によって、塩８１膜の結晶構造は非晶質又は多結晶
となり、高品質の単結晶半導体を形成するのは、きわめ
て困難であった。ここで非晶質膜とは、最近接原子程度
の近距離秩序は保存されているが、それ以上の長距離秩
序はない状態のものであり、多結晶膜とは、特定の結晶
方位を持たない単結晶粒が粒界で隔離されて集合したも
のである。
以上述べたように、従来の問題点を解決するものとして
、特願昭６１−１５３２７３において、堆桔面に、該堆
植面の材料より核形成密度が十分大きく、かつ単一の核
だけが成長する程度に十分微細な異種材料が設けられ、
該異種材料に成長した単一の核を中心として、結晶を成
長させることによって結晶を形成する形成方法が提案さ
れており、この方法を用いることにより、絶縁性非晶質
基体上にも単結病形成が可能なことが示されている。
、特願昭６１−１５３２７３において、堆桔面に、該堆
植面の材料より核形成密度が十分大きく、かつ単一の核
だけが成長する程度に十分微細な異種材料が設けられ、
該異種材料に成長した単一の核を中心として、結晶を成
長させることによって結晶を形成する形成方法が提案さ
れており、この方法を用いることにより、絶縁性非晶質
基体上にも単結病形成が可能なことが示されている。
第３図（Ａ） 、 （Ｂ）は上記単結晶形成方法によ
り形成された単結晶の構成例を示す概略的部分断面図で
ある。
り形成された単結晶の構成例を示す概略的部分断面図で
ある。
第３図（Ａ）は、絶縁基板ｌ上な微細な異種材料２を形
成し、この異種材料２に成長した単一の核を中心として
単結晶を成長させて島状の単結晶３を形成するものであ
る。
成し、この異種材料２に成長した単一の核を中心として
単結晶を成長させて島状の単結晶３を形成するものであ
る。
第３図（Ｂ）は、絶縁基板１に凹部を形成し、凹部の底
面に微細な異種材料２を形成し、この異種材料２に成長
した単一の核を中心として、単結晶を成長させて島状の
単結晶３を形成するもの〒あり、絶縁基板１の一部に単
結晶領域を形成するものである。
面に微細な異種材料２を形成し、この異種材料２に成長
した単一の核を中心として、単結晶を成長させて島状の
単結晶３を形成するもの〒あり、絶縁基板１の一部に単
結晶領域を形成するものである。
なお、この単結晶の形成方法に関しては、本発明の実施
例に関する記載中でより詳細に説明する。
例に関する記載中でより詳細に説明する。
（発明の目的）
本発明は、上記単結晶形成方法を利用して、単一の基板
丘に多種類の半導体素子を同時に形成することができる
半導体基材の製造方法を提供することを目的とする。
丘に多種類の半導体素子を同時に形成することができる
半導体基材の製造方法を提供することを目的とする。
（問題点を解決するための手段）
上述した本発明の目的は、核形成密度の小さい非核形成
面（ＳＮＤＳ）と、単一核のみより一結晶成長するに充
分小さい面積を有し、前記非核形成面（ＳＮＤＳ）の被
形ｒｔｉ、密度（ＮＤＳ ）より大きい核形成密度（Ｎ
Ｄｃ）を有し、かつ該核形成密度（ＨＤ＋、）が異なる
複数の核形成面（ＳＮＤＬ）とを設け、これら核形成面
（ＳＮＤＬ）に成長した単一の核を中心として単結晶を
成長させる段階で、所定の核形成条件により、前記複数
の核形成面（ＳＮＤＬ）のうち核形成密度（ＮＤｔ）の
大きい核形成面（ＳＮＤＬ）に単結晶を成長させた後、
次に核形成密度（ＮＤｃ）の大きい核形成面（ＳＮ Ｄ
Ｌ ）に前記核形成条件とは異なる条件により前記単
結晶とは異なる単結晶を成長させると共に、この単結晶
を該核形成面（ＳＮ ＯＬ ）よりも大きい核形成密度
（ＮＤＬ）を有する核形成面（Ｓｓ ｏ ｔ ）に形成
した単結晶上に形成させることにより前記各々の核形成
面（！ＪＮＤＬ）に連続した所望の連続した半導体領域
を形成することを特徴とする半導体基材の製造方法によ
り達成される。
面（ＳＮＤＳ）と、単一核のみより一結晶成長するに充
分小さい面積を有し、前記非核形成面（ＳＮＤＳ）の被
形ｒｔｉ、密度（ＮＤＳ ）より大きい核形成密度（Ｎ
Ｄｃ）を有し、かつ該核形成密度（ＨＤ＋、）が異なる
複数の核形成面（ＳＮＤＬ）とを設け、これら核形成面
（ＳＮＤＬ）に成長した単一の核を中心として単結晶を
成長させる段階で、所定の核形成条件により、前記複数
の核形成面（ＳＮＤＬ）のうち核形成密度（ＮＤｔ）の
大きい核形成面（ＳＮＤＬ）に単結晶を成長させた後、
次に核形成密度（ＮＤｃ）の大きい核形成面（ＳＮ Ｄ
Ｌ ）に前記核形成条件とは異なる条件により前記単
結晶とは異なる単結晶を成長させると共に、この単結晶
を該核形成面（ＳＮ ＯＬ ）よりも大きい核形成密度
（ＮＤＬ）を有する核形成面（Ｓｓ ｏ ｔ ）に形成
した単結晶上に形成させることにより前記各々の核形成
面（！ＪＮＤＬ）に連続した所望の連続した半導体領域
を形成することを特徴とする半導体基材の製造方法によ
り達成される。
（作用）
上述した本発明の半導体基材の製造方法において、核形
成密度の小さい非核形成面（ＳＮＤＳ）と、単一核のみ
より結晶成長するに充分小さい面積を有し、前記非核形
成面（ＳＮＤＳ）の核形成密度（ＮＤＳ ）より大きい
核形成密度（ＮＤＬ）を有する核形成面（ＳＮＯＬ）と
が設けられた基材に対して、所定の核形成条件下で結晶
成長させることにより、前記被形ｒ＆密度（ＮＤＬ）の
大きい核形成面（ＳＮＤＬ）に成長した単一の核を中心
としてこの核形成面（ＳｓｏＬ）にのみ単結晶を成長さ
せることができる。この場合、核形成密度（ＮＩＩｓ
）の小さい核形成面（ＳＮＤＳ）には結晶は成長しない
。
成密度の小さい非核形成面（ＳＮＤＳ）と、単一核のみ
より結晶成長するに充分小さい面積を有し、前記非核形
成面（ＳＮＤＳ）の核形成密度（ＮＤＳ ）より大きい
核形成密度（ＮＤＬ）を有する核形成面（ＳＮＯＬ）と
が設けられた基材に対して、所定の核形成条件下で結晶
成長させることにより、前記被形ｒ＆密度（ＮＤＬ）の
大きい核形成面（ＳＮＤＬ）に成長した単一の核を中心
としてこの核形成面（ＳｓｏＬ）にのみ単結晶を成長さ
せることができる。この場合、核形成密度（ＮＩＩｓ
）の小さい核形成面（ＳＮＤＳ）には結晶は成長しない
。
本発明においては、このような結晶成長を可能とした核
形成面（ＳＮＤＬ）が複数個、しかも夫々の核形成密度
（ＮＤＬ ）を異にして設けられている。従って、核形
成条件を特定することにより、まず最初に、核形成密度
（ＭＤＬ）の最も大きい核形成面（ＳＮＤＬ）にのみ単
結晶を成長させることができる。
形成面（ＳＮＤＬ）が複数個、しかも夫々の核形成密度
（ＮＤＬ ）を異にして設けられている。従って、核形
成条件を特定することにより、まず最初に、核形成密度
（ＭＤＬ）の最も大きい核形成面（ＳＮＤＬ）にのみ単
結晶を成長させることができる。
次いで、前述した核形成条件とは異なる核形成条件を設
定することにより、核形成密度（ＮＤＬ）の次に大きい
、核形成面（ＳＮＤＬ）に前記単結晶とは異なる単結晶
を形成することができ、これと同時にこの単結晶を前記
した核形成密度（ＭＯＬ ）の最も大きい核形成面（Ｓ
ＮＤＬ）に形成した単結晶の上に形成することができる
。以下、核形成条件を制御することにより、核形成密度
（ＮＤｃ）の大きい核形成面（ＳＮＤＬ）から小さい核
形成面（ＳＮＤＬ）へと順次夫々の核形成面（ＳＮＤＬ
）に成長した単一の核を中心に単結晶を成長させ、同時
にこの単結晶を既に形成された夫々の核形成面（Ｓｈｏ
ｔ）の最上層の単結晶上に形成することができる。かく
して複数の核形成面（ＳＭＯＬ）の夫々に所望の連続し
た半導体領域を形成することができ、各種の電子素子形
成の基材に供することが可能となる。
定することにより、核形成密度（ＮＤＬ）の次に大きい
、核形成面（ＳＮＤＬ）に前記単結晶とは異なる単結晶
を形成することができ、これと同時にこの単結晶を前記
した核形成密度（ＭＯＬ ）の最も大きい核形成面（Ｓ
ＮＤＬ）に形成した単結晶の上に形成することができる
。以下、核形成条件を制御することにより、核形成密度
（ＮＤｃ）の大きい核形成面（ＳＮＤＬ）から小さい核
形成面（ＳＮＤＬ）へと順次夫々の核形成面（ＳＮＤＬ
）に成長した単一の核を中心に単結晶を成長させ、同時
にこの単結晶を既に形成された夫々の核形成面（Ｓｈｏ
ｔ）の最上層の単結晶上に形成することができる。かく
して複数の核形成面（ＳＭＯＬ）の夫々に所望の連続し
た半導体領域を形成することができ、各種の電子素子形
成の基材に供することが可能となる。
（実施例）
本発明の詳細な説明するにあたり、特願昭６１−１５３
２７３に示された結晶成長方法について説明する。
２７３に示された結晶成長方法について説明する。
この結晶成長方法は、堆積面上に選択的に堆積膜を形成
する選択堆積法を基礎とするものである０選択堆積法と
は、表面エネルギ、付着係数、脱離係数、表面拡散速度
等という薄膜形成過程での核形成を左右する因子の材料
間での差を利用して、基板上に選択的に薄膜を形成する
方法である。
する選択堆積法を基礎とするものである０選択堆積法と
は、表面エネルギ、付着係数、脱離係数、表面拡散速度
等という薄膜形成過程での核形成を左右する因子の材料
間での差を利用して、基板上に選択的に薄膜を形成する
方法である。
第４図（Ａ）及び（Ｂ）は選択堆積法の説明図である。
まず同図に示すように、基板ｌ上にこの基板ｌと上記因
子の異なる材料から成る薄膜２を所望部分に形成する。
子の異なる材料から成る薄膜２を所望部分に形成する。
そして、適当な堆積条件によって適当な材料から成る薄
膜の堆積を行うと、薄膜３は薄＄２上にのみ成長し、基
板１上には成長しないという現象を生じさせることがで
きる。この現象を利用することで、自己整合的に形成さ
れた薄膜３を成長させることができ、従来のようなレジ
ストを用いたリングラフィ工程の省略が可能となる。
膜の堆積を行うと、薄膜３は薄＄２上にのみ成長し、基
板１上には成長しないという現象を生じさせることがで
きる。この現象を利用することで、自己整合的に形成さ
れた薄膜３を成長させることができ、従来のようなレジ
ストを用いたリングラフィ工程の省略が可能となる。
このような選択形成法による堆積を行なうことができる
材料としては、例えば基板ｌとして５ｉ０２、薄膜２と
しテＳｉ 、 ＧａＡｇ 、 ５ｉ３Ｈｓ等、そして堆
積させる薄膜３としてＳｉ 、Ｗ 、ＧａＡｓ ｊｎＰ
等がある。
材料としては、例えば基板ｌとして５ｉ０２、薄膜２と
しテＳｉ 、 ＧａＡｇ 、 ５ｉ３Ｈｓ等、そして堆
積させる薄膜３としてＳｉ 、Ｗ 、ＧａＡｓ ｊｎＰ
等がある。
上述した原理を利用して、ＳｉＯ２等の非晶質絶縁基板
上の所望位置にＳｉ弔結晶を成長させ、このＳｉ単結晶
表面に各種の電子素子を形成する方法について本発明の
実施例を図面に基づき説明する。
上の所望位置にＳｉ弔結晶を成長させ、このＳｉ単結晶
表面に各種の電子素子を形成する方法について本発明の
実施例を図面に基づき説明する。
ｉ１図及び第２図は本発明による実施例を説明するため
の工程図であり、同一の絶縁基板上に多種類の電子素子
としてサイリスタ、バイポーラトランジスタ、抵抗を同
時に作製するプロセスが示しである。
の工程図であり、同一の絶縁基板上に多種類の電子素子
としてサイリスタ、バイポーラトランジスタ、抵抗を同
時に作製するプロセスが示しである。
まず、第１図（Ａ）に示すように、下地基板４上に選択
核形成を可能にする核形成密度（ＤＮｓ ）の小さい薄
膜【非核形成面（ＳＨＤＳ）］ ５を形成し、その上の
所望位置に核形成密度（［１Ｎｓ）の小さい薄膜５に比
べてＳｉ核形成密度（ＤＮＬ）が十分大きく、しかも単
一の核だけが成長するように十分微細な面積を有する多
種類の５ｅｅｄ ［核形成面（９８１１１月７．８．９
を形成する。ｔｊＳｉ図（Ａ）における各材料の核形成
密度（ＤＮＬ）は核形成面７〉核形成面８〉核形成面９
〉非核形成面５である。ここで下地基体４の大きさ、結
晶構造及び組成は任意のものでよく通常の半導体技術で
作成した機能素子が形成された基板であってもよい。非
核形成面（Ｓｓｏｓ）５の形成材料としては、例えばＳ
ｉ０２とし、常圧ＣＶＤ法により基板４上に堆積させ
る。又、核形成面（ＳＮＤＬ）７ 、８ 、９の形成材
料としては１例えばイオン注入によりドーズ量を核形成
面７の場合１×１０１１個／ｃｔｍ？、核形成面８の場
合ｌＸ１０１６個／ｃｍ２．核形成面９の場合ｌＸ１０
１６個／ａｍ２、として核形成密度を制御する。５ｅｅ
ｄ７ 、８ 、９の大きさとしては１〜４ｐｍ程度の蛍
小な略正方形のものとする。核形成面７，８．９のその
他の材料としては、例えば５ｉ３Ｎａ を用いることが
でき、これは減圧ＣＶＤ法で堆積した後、フォトエツチ
ング工程を経て形成することができる。この場合、核形
成面７，８．９の大きさとしては１〜４８Ｌｍ程度の略
正方形のもので、厚さ３００ 程度のものが適する。
核形成を可能にする核形成密度（ＤＮｓ ）の小さい薄
膜【非核形成面（ＳＨＤＳ）］ ５を形成し、その上の
所望位置に核形成密度（［１Ｎｓ）の小さい薄膜５に比
べてＳｉ核形成密度（ＤＮＬ）が十分大きく、しかも単
一の核だけが成長するように十分微細な面積を有する多
種類の５ｅｅｄ ［核形成面（９８１１１月７．８．９
を形成する。ｔｊＳｉ図（Ａ）における各材料の核形成
密度（ＤＮＬ）は核形成面７〉核形成面８〉核形成面９
〉非核形成面５である。ここで下地基体４の大きさ、結
晶構造及び組成は任意のものでよく通常の半導体技術で
作成した機能素子が形成された基板であってもよい。非
核形成面（Ｓｓｏｓ）５の形成材料としては、例えばＳ
ｉ０２とし、常圧ＣＶＤ法により基板４上に堆積させ
る。又、核形成面（ＳＮＤＬ）７ 、８ 、９の形成材
料としては１例えばイオン注入によりドーズ量を核形成
面７の場合１×１０１１個／ｃｔｍ？、核形成面８の場
合ｌＸ１０１６個／ｃｍ２．核形成面９の場合ｌＸ１０
１６個／ａｍ２、として核形成密度を制御する。５ｅｅ
ｄ７ 、８ 、９の大きさとしては１〜４ｐｍ程度の蛍
小な略正方形のものとする。核形成面７，８．９のその
他の材料としては、例えば５ｉ３Ｎａ を用いることが
でき、これは減圧ＣＶＤ法で堆積した後、フォトエツチ
ング工程を経て形成することができる。この場合、核形
成面７，８．９の大きさとしては１〜４８Ｌｍ程度の略
正方形のもので、厚さ３００ 程度のものが適する。
次に、第１図（Ａ）に示すように、通常のエビタキシャ
ｌしＩ＆長法を用いて、核形成面（ＳＮＤＬ）７にのみ
エピタキシャル成長を行う、この時、核形成条−件を適
当に設定すれば、５ｉ０２である非核形成面（Ｓｓｏｓ
）５及び他の核形成面（ＳＮＤＬ）８ 、９にはＳｉ核
が形成されず、核形成面（ＳＮＤＬ）７上にのみＳｉ核
を選択核形成させることができる。このための条件は、
ソースガス種によって異なるが１例えばＨ２とのモル％
比で５ｉＨｚＣ！２１．２％、ＨＣｌ ２．４％とし、
これにドーピングガス（ＰＨ３，８２０６等）を所望の
流１１にだけ混合させ、温度９６０℃、圧力１５０Ｔｏ
ｒｒの条件下で供給する。
ｌしＩ＆長法を用いて、核形成面（ＳＮＤＬ）７にのみ
エピタキシャル成長を行う、この時、核形成条−件を適
当に設定すれば、５ｉ０２である非核形成面（Ｓｓｏｓ
）５及び他の核形成面（ＳＮＤＬ）８ 、９にはＳｉ核
が形成されず、核形成面（ＳＮＤＬ）７上にのみＳｉ核
を選択核形成させることができる。このための条件は、
ソースガス種によって異なるが１例えばＨ２とのモル％
比で５ｉＨｚＣ！２１．２％、ＨＣｌ ２．４％とし、
これにドーピングガス（ＰＨ３，８２０６等）を所望の
流１１にだけ混合させ、温度９６０℃、圧力１５０Ｔｏ
ｒｒの条件下で供給する。
木実流側では、第１図（Ａ）に示すように、単結晶の成
長初期段階では、ｎタイプのドーピングガスを使用して
、適当な大きさのｎ型Ｓｉ単結晶６を成長させ、その後
、第１図（Ｂ）に示すように、ドーピングガスをｐタイ
プに切り換えてｎ型Ｓ！単結晶６上にｐ型Ｓｉ単結晶１
０を連続的にエピタキシャル成長させる。この時、ガス
系、ガス流量、温度、圧力等の条件を変えることにより
、核形成面（ＳＮＤＬ）８上にもｐ型Ｓｉ単結晶を成長
させることができる。
長初期段階では、ｎタイプのドーピングガスを使用して
、適当な大きさのｎ型Ｓｉ単結晶６を成長させ、その後
、第１図（Ｂ）に示すように、ドーピングガスをｐタイ
プに切り換えてｎ型Ｓ！単結晶６上にｐ型Ｓｉ単結晶１
０を連続的にエピタキシャル成長させる。この時、ガス
系、ガス流量、温度、圧力等の条件を変えることにより
、核形成面（ＳＮＤＬ）８上にもｐ型Ｓｉ単結晶を成長
させることができる。
この場合の条件は、上記と同様に、ソースガス種、温度
、圧力により異なるが、ソースガス種は例えばＨ２との
モル％比で５ｉＨ２ＣＩ２１．２％、ＨＣｌ２０％とし
、これにドーピングガス（ＰＨ３，８２０６等）を所望
の１＆量だけ混合させ、温度９６０°Ｃ１圧力１５０Ｔ
ｏｒｒの条件下で供給する。
、圧力により異なるが、ソースガス種は例えばＨ２との
モル％比で５ｉＨ２ＣＩ２１．２％、ＨＣｌ２０％とし
、これにドーピングガス（ＰＨ３，８２０６等）を所望
の１＆量だけ混合させ、温度９６０°Ｃ１圧力１５０Ｔ
ｏｒｒの条件下で供給する。
さらに、第１図（Ｃ）に示すように、Ｌ述したｎ型Ｓｌ
結晶成長の条件下で、ドーピングガスをｎタイプに切り
換えることにより、核形成面（ＳＨＤＬ）７上のＰ型Ｓ
ｉ単結晶１０、核形成面（Ｓｓｏｔ）８上のｐ型Ｓｉ単
結晶ｌＯ１及び核形成面（ＳＮＤＬ）９上にも適当な大
きさのｎ型Ｓｉ単結晶１１を連続的にエピタキシャル成
長させる。かくして、第１図（Ｃ）に示すように、核形
成面（ＳＮＤＬ）７上には連続して積層されたｎ−ｐ−
ｎ層から成る島状のＳｉ単結晶が作成され、核形成面（
ＳＮＤＬ）８上には連続して積層されたｎ−ｐ層から成
る島状のＳｉ単結晶が作製され、核形成面（ＳＮＣＩＬ
）９上にはｎ層のみから成る島状のＳｉ単結晶が作製さ
れる。
結晶成長の条件下で、ドーピングガスをｎタイプに切り
換えることにより、核形成面（ＳＨＤＬ）７上のＰ型Ｓ
ｉ単結晶１０、核形成面（Ｓｓｏｔ）８上のｐ型Ｓｉ単
結晶ｌＯ１及び核形成面（ＳＮＤＬ）９上にも適当な大
きさのｎ型Ｓｉ単結晶１１を連続的にエピタキシャル成
長させる。かくして、第１図（Ｃ）に示すように、核形
成面（ＳＮＤＬ）７上には連続して積層されたｎ−ｐ−
ｎ層から成る島状のＳｉ単結晶が作成され、核形成面（
ＳＮＤＬ）８上には連続して積層されたｎ−ｐ層から成
る島状のＳｉ単結晶が作製され、核形成面（ＳＮＣＩＬ
）９上にはｎ層のみから成る島状のＳｉ単結晶が作製さ
れる。
次に、上述のように形成された各島状のＳｉ単結晶を適
当な高さで平坦化する。この平坦化の方法としては、ラ
フピング・ボリシング法とエッチバッグ法とが代表的な
ものとして挙げられる。
当な高さで平坦化する。この平坦化の方法としては、ラ
フピング・ボリシング法とエッチバッグ法とが代表的な
ものとして挙げられる。
ラッピング・ボリシング法とは、機械的ににＳｉ単結晶
を上部から研磨しくラッピング）、さらに表面を薬品処
理と研磨によって鏡面仕上げ（ボリシング）を行う方法
である。
を上部から研磨しくラッピング）、さらに表面を薬品処
理と研磨によって鏡面仕上げ（ボリシング）を行う方法
である。
エッチバッグ法とは、Ｓｉ単結晶を覆うようにレジスト
を適当な厚さに平坦に施し、ＲＩ Ｅ （Ｒｅａｃｔｉ
ｖｅ−Ｉｏｎ−Ｅｔｃｈｉｎｇ）によってレジストとＳ
ｉ単結晶を一緒にエツチングしていく方法である。
を適当な厚さに平坦に施し、ＲＩ Ｅ （Ｒｅａｃｔｉ
ｖｅ−Ｉｏｎ−Ｅｔｃｈｉｎｇ）によってレジストとＳ
ｉ単結晶を一緒にエツチングしていく方法である。
このような平坦化法により、第２図（Ａ）に示すような
平坦化されたｎ−ｐ層から成る円環状のＳｉ単結晶が得
られる。又、第２図（Ｂ）及び（Ｃ）に示すように１通
常のエツチング方法により、外側の領域を分離して半導
体基材が作製される。ここで第２図（Ｂ）に示す半導体
基材は、第１図（Ｄ）における核形成面（ＳＮＤＬ）８
上に形成されたｎ−ｐ−ｎ層から成るＳｉ単結晶に相当
し、第２図（Ｃ）に示す半導体基材は、第１図（Ｇ）に
おける核形成面（ＳＮＤＬ）７上に形成されたｎ−ｐ−
ｎ−ｐ−ｎ層から成るＳｉ単結晶に相当している。そし
て、このように作製された半導体基材にサイリスタ、バ
イポーラトランジスタ、抵抗を形成する。この形成方法
としては、通常の半導体素子製造プロセスを用いること
ができる。即ち、第２図（Ｂ）に示すように、半導体基
材の内側のｐ型半導体領域にベース電極（図中（Ｂ）
） 、外側の一方のｎ型半導体領域９にコレクタ電極（
図中（Ｃ） ） 、他方のｎ型半導体領域９にエミッタ
（図中（Ｅ））を形成することにより、ｎ−ｐ−ｎ型バ
イポーラトランジスタが作られる。又、第２図（Ｃ）に
示すように、Ｐ型半導体領域とｎ型半導体領域とを交互
に積層させた４層の領域を用いて、外側の一方のｎ型半
導体領域にカソード電極（図中（Ｋ） ） 、内側の一
方のｐ型半導体領域にゲート電極（図中（Ｇ））、他方
のｐ型半導体領域にアノード電極（図中（Ａ））を接続
することによりサイリスタを作製することができる。さ
らに、第１図（Ｄ）における核形成面（ＳＮＤＬ）９上
に形成された半導体基材に抵抗を作成する。上述のよう
な素子形成に際しては、第１図（Ｃ）で示すような島状
のＳｉ単結晶を平坦化した後、熱酸化によりＳ ｉ０２
絶縁ｊ模１４を形成し、通常のリングラフィ工程でコン
タクト用孔を設け、ここに上記電極を例えばＡＩ主電極
より接続する。
平坦化されたｎ−ｐ層から成る円環状のＳｉ単結晶が得
られる。又、第２図（Ｂ）及び（Ｃ）に示すように１通
常のエツチング方法により、外側の領域を分離して半導
体基材が作製される。ここで第２図（Ｂ）に示す半導体
基材は、第１図（Ｄ）における核形成面（ＳＮＤＬ）８
上に形成されたｎ−ｐ−ｎ層から成るＳｉ単結晶に相当
し、第２図（Ｃ）に示す半導体基材は、第１図（Ｇ）に
おける核形成面（ＳＮＤＬ）７上に形成されたｎ−ｐ−
ｎ−ｐ−ｎ層から成るＳｉ単結晶に相当している。そし
て、このように作製された半導体基材にサイリスタ、バ
イポーラトランジスタ、抵抗を形成する。この形成方法
としては、通常の半導体素子製造プロセスを用いること
ができる。即ち、第２図（Ｂ）に示すように、半導体基
材の内側のｐ型半導体領域にベース電極（図中（Ｂ）
） 、外側の一方のｎ型半導体領域９にコレクタ電極（
図中（Ｃ） ） 、他方のｎ型半導体領域９にエミッタ
（図中（Ｅ））を形成することにより、ｎ−ｐ−ｎ型バ
イポーラトランジスタが作られる。又、第２図（Ｃ）に
示すように、Ｐ型半導体領域とｎ型半導体領域とを交互
に積層させた４層の領域を用いて、外側の一方のｎ型半
導体領域にカソード電極（図中（Ｋ） ） 、内側の一
方のｐ型半導体領域にゲート電極（図中（Ｇ））、他方
のｐ型半導体領域にアノード電極（図中（Ａ））を接続
することによりサイリスタを作製することができる。さ
らに、第１図（Ｄ）における核形成面（ＳＮＤＬ）９上
に形成された半導体基材に抵抗を作成する。上述のよう
な素子形成に際しては、第１図（Ｃ）で示すような島状
のＳｉ単結晶を平坦化した後、熱酸化によりＳ ｉ０２
絶縁ｊ模１４を形成し、通常のリングラフィ工程でコン
タクト用孔を設け、ここに上記電極を例えばＡＩ主電極
より接続する。
なお、上記実施例においては電子素子として３種のもの
を作製する方法が示しであるが、本発明によれば、同一
基板上に作成される素子の種類及び個数は適宜選択可能
であることはいうまでもなく、上記サイリスタ、バイポ
ーラトランジスタ、抵抗の他に、例えばｎＭＯｓ 、
ｐＭＯｓ 、ダイオード等多種類の素子を作製すること
が可能である。
を作製する方法が示しであるが、本発明によれば、同一
基板上に作成される素子の種類及び個数は適宜選択可能
であることはいうまでもなく、上記サイリスタ、バイポ
ーラトランジスタ、抵抗の他に、例えばｎＭＯｓ 、
ｐＭＯｓ 、ダイオード等多種類の素子を作製すること
が可能である。
（発明の効果）
以上説明したように、本発明の半導体基材の製造方法に
よれば、単一の半導体基材の所望する位置に所望の単結
晶から成る半導体領域を形成することができ、単一の半
導体基材に同時に各種の電子素子を作製することが可能
となる。
よれば、単一の半導体基材の所望する位置に所望の単結
晶から成る半導体領域を形成することができ、単一の半
導体基材に同時に各種の電子素子を作製することが可能
となる。
第１図（Ａ）〜（Ｄ）は本発明の半導体基材の製造方法
を示す工程図、第２図（Ａ）は本発明の半導体基材の製
造工程における半導体基材の平面図、第２図（Ｂ）及び
（Ｃ）は前記半導体基材に作製された電子素子の具体例
を示す平面図、第３図（Ａ）及び（Ｂ）は絶縁基板上に
形成された単結晶の構成例を示す概略的部分断面図、第
４図（Ａ）及び（Ｂ）は選択堆績法の説明図である。 １・・・基板 ２…５ｅｅｄ ３・・・島状の単結晶 ４・・・下地基板 ５・・・薄膜［非核形成面（ＳＮＤＳ）］６．１１・・
・ｎ型Ｓｉ単結晶 ７ 、８ 、９−−−ｓｅｅｄ ［核形成面（５８０１
月１０・・・ｐ型Ｓｉ単結晶 代理人 弁理士 山 下 穣 平 （Ｃ） （Ｄ） 第牛図 （Ａ）
を示す工程図、第２図（Ａ）は本発明の半導体基材の製
造工程における半導体基材の平面図、第２図（Ｂ）及び
（Ｃ）は前記半導体基材に作製された電子素子の具体例
を示す平面図、第３図（Ａ）及び（Ｂ）は絶縁基板上に
形成された単結晶の構成例を示す概略的部分断面図、第
４図（Ａ）及び（Ｂ）は選択堆績法の説明図である。 １・・・基板 ２…５ｅｅｄ ３・・・島状の単結晶 ４・・・下地基板 ５・・・薄膜［非核形成面（ＳＮＤＳ）］６．１１・・
・ｎ型Ｓｉ単結晶 ７ 、８ 、９−−−ｓｅｅｄ ［核形成面（５８０１
月１０・・・ｐ型Ｓｉ単結晶 代理人 弁理士 山 下 穣 平 （Ｃ） （Ｄ） 第牛図 （Ａ）
Claims (1)
- 核形成密度の小さい非核形成面（Ｓ＿Ｎ＿Ｄ＿Ｓ）と
、単一核のみより結晶成長するに充分小さい面積を有し
、前記非核形成面（Ｓ＿Ｎ＿Ｄ＿Ｓ）の核形成密度（Ｎ
Ｄ＿Ｓ）より大きい核形成密度（ＮＤ＿Ｌ）を有し、か
つ該核形成密度（ＨＤ＿Ｌ）が異なる複数の核形成面（
Ｓ＿Ｎ＿Ｄ＿Ｌ）とを設け、これら核形成面（Ｓ＿Ｎ＿
Ｄ＿Ｌ）に成長した単一の核を中心として単結晶を成長
させる段階で、所定の核形成条件により、前記複数の核
形成面（Ｓ＿Ｎ＿Ｄ＿Ｌ）のうち核形成密度（ＮＤ＿Ｌ
）の大きい核形成面（Ｓ＿Ｎ＿Ｄ＿Ｌ）に単結晶を成長
させた後、核形成密度（ＮＤ＿Ｌ）の次に大きい核形成
面（Ｓ＿Ｎ＿Ｄ＿Ｌ）に前記核形成条件とは異なる条件
により前記単結晶とは異なる単結晶を成長させると共に
、この単結晶を該核形成面（Ｓ＿Ｎ＿Ｄ＿Ｌ）よりも大
きい核形成密度（ＮＤ＿Ｌ）を有する核形成面（Ｓ＿Ｎ
＿Ｄ＿Ｌ）に形成した単結晶上に形成させることにより
前記各々の核形成面（Ｓ＿Ｎ＿Ｄ＿Ｌ）に所望の連続し
た半導体領域を形成することを特徴とする半導体基材の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62073607A JPS63239933A (ja) | 1987-03-27 | 1987-03-27 | 半導体基材の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62073607A JPS63239933A (ja) | 1987-03-27 | 1987-03-27 | 半導体基材の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63239933A true JPS63239933A (ja) | 1988-10-05 |
Family
ID=13523190
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62073607A Pending JPS63239933A (ja) | 1987-03-27 | 1987-03-27 | 半導体基材の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63239933A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5243200A (en) * | 1990-11-22 | 1993-09-07 | Canon Kabushiki Kaisha | Semiconductor device having a substrate recess forming semiconductor regions |
-
1987
- 1987-03-27 JP JP62073607A patent/JPS63239933A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5243200A (en) * | 1990-11-22 | 1993-09-07 | Canon Kabushiki Kaisha | Semiconductor device having a substrate recess forming semiconductor regions |
| US5602057A (en) * | 1990-11-22 | 1997-02-11 | Canon Kabushiki Kaisha | Process of making a semiconductor device using crystal growth by a nucleation site in a recessed substrate and planarization |
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