JPS6324190A - 時計装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 良し九時計装置に関する。

例えば、時刻表示を電子的なディジタル表示手段で行な
わせる時計装置が考えられている。このような時計装置
は、当然表示部に対して電子的時刻表示信号を供給する
友めに、電子的な刻時手段を用いるもので、この友めに
時刻計数のために基準となるクロック信号を得る几めに
基準発振器が用いられる。

すなわち、基準発振器においては例えば２　　Ｈｚ信号
を作る。このＩＰ／Ｉｓの信号は、基準発振器の発振信
号を多段にし几分周回路に結合することにより行なわれ
るもので、この多段にした分周回路で得られたＩ　Ｐ／
Ｉ　Ｓの信号は１０進の計数回路に供給し、この計数回
路から１０秒毎に１パルス（ＩＰ／ＩＯ８）のキャリー
信号を取り出すようにする。

そして、このＩＰ／ＩＯ８の信号を６進の秒計数回路で
計数し、この秒計数回路からその計数値に応じて１０秒
毎の時刻表示信号を発生させるようにする。そして、こ
の秒計数回路からは６０秒すなわち１分毎に１ノ臂ルス
（ＩＰ／ＩＭ　）のキャリー信号を取り出し、これをさ
らに１０進および６進の計数回路を直列状に配置した分
計数回路で計数してその計数値信号から分単位の時刻表
示信号を発生し、さらにこの分計数回路からのキャリー
信号を１２進の時計数回路で計数することによって時単
位の時刻表示信号を得るものである。

すなわち、時刻表示単位毎に６進、１０進等のキャリー
条件の異なる計数回路を設定し、この計数回路を順次中
ヤリー信号を計数するように直列的に配置して刻時を行
なう時刻計数回路が構成されるものである。

しかし、このような時刻計数回路はディジタル制御上２
進のバイナリカウンタを多段直列状に配置したＬＳＩ等
で構成される計数回路を使用するものであり、この計数
回路を各時刻単位て応じて区分設定し、且つその各区分
単位毎に対応時刻単位に応じてキャリー条件を設定する
よって構成する。

すなわち、基準発振器からの基準クロック信号を秒計数
が行なえるＩＰ／Ｉｓの信号とするまでに多段の分周回
路を設定する必要があるばかりか、時刻表示単位それぞ
れに対応してキャリー条件を設定した時刻計数用の計数
回路を区分設定する必要があり、計数分周回路全非常に
多段にする必要がある。さらに、前記し友ように時刻計
数回路部にあっては、キャリー条件を時刻単位に応じて
それぞれ設定しなければならないものでろる友め、その
構成が複雑化しているものであり、時刻計数回路の簡易
化に大きな障害となっている。特に、計数分周回路を多
段化し、この計数分周回路を常時に駆動状態にしておく
必要があるため、その之めの消費電力も多く必要と°す
る工うになる。すなわち、例えば腕時計等のように電池
電源容；の制限される場合には、消費電力を小さくする
ことが大きな条件であり、消費電力の多くなることは大
きな欠点の１つとなる。

この発明は上記のような欠点に鑑みなされｔもので、分
周段を充分小さなものとするばかりか、時刻計数手段と
して従来の計数回路を使用することな（ＬＳＩ等で簡単
に構成し得るようにすると共に、消費電力の軽減化もは
かり得るようにし几新規な時計装置を提供しようとする
ものである。

以下図面を参照してこの発明の一実施例全説明する。第
１図はその概略的な構成全示し友もので、例えば水晶発
振器等でなる基準発振器１）において例えば２　　Ｔ（
ｚの基準クロック信号を発振する。

この基準発振器１）からのクロック信号は、例えば２．
２の分周回路１２．１３に直列的に供給し分周するもの
で、２５の分周回路１３からは２６）７ｚ周期で一循す
る５ビツトの計数信号が発せられる。この分周回路１３
における５ビツトの計数信号はデコーダ１４に供給され
、デコーダノ４では結合される］斂信号に対応して第１
および第２の記憶装置１５．１６にアドレス指定信号を
供給する。この第１および第２の記憶装ｆｊ（１５，１
６は、それぞれＲＡＭおよびＲＯＭで構成されるもので
、この第１および第２の記憶装置１５．１６にはそ１ぞ
れデコーダ１４からのアドレス指定に対応する記憶術が
設定される。そして、その記憶術はアドレス順位に対応
して時刻計数表示の几めの各単位に順次対応されるもの
でらる。すなわち、この装置をさらに具体化して示した
第２図のように、第１０記憶装置１５には、デコーダ１
４のアドレス番号１，２，３．・・・それぞれに対応し
て記憶術１５ｍ、１５ｂ、・・・が設定されるもので、
記憶術１５ｈはデコーダ１４の計数アドレス指定１循に
相当する時間すなわち１／２６秒単位の時刻を記憶（−
１以下記憶桁１５ｂ、１５ｃ、１５ｄ、１５＊、１５ｆ
。

１５ｇ、１５ｈはそれぞれ１７２秒単単１１秒車位。

１０秒単位、１分車位、１０分単位、１時間単位、さら
に午前、午后（ＡＭ／ＰＭ　）単位の時刻表示単位に対
応される。

′！几、第２の記憶装置Ｊ６においても、第１の記憶装
置ノ５と同様にデコーダ１４からのアドレス番号に対応
する記憶術１びり、１６ｂ、・・・が設定されるもので
、この記憶術１６Ｌ、１６ｂ、・・・にはそれぞれ第１
の記憶装置１５の記憶術１５の記憶術１５＆、１５ｂ・
・・の時刻単位におけるそれより上位の時刻単位に対す
る桁上げキャリーの発生条件を記憶している。例えば、
記憶術１５凰においては１／２　秒単位を、１／２　秒
になる逸文、記憶術１５ｂでは１／２秒単位を１秒にな
る迄の時刻を記憶するものであるから、記憶術１５＆で
「１６」の計数毎に記憶術１５ｂに「１」全加算するよ
うな桁上げ動作金しなければ時刻計数が行なわれない。

このため、記憶術１５＆に対応する記憶術１６ｈには、
その桁上げを行なわせる１つ前の計数値「１５」全記憶
させる。同様に、記憶術１６ｂ。

１６ｃ、１６ａ、１５＊、１６ｆ、１６ｇ、１６ｂてそ
れぞれｒ３Ｊｒ９Ｊｒ５Ｊｒ９Ｊｒ５ＪｒｌｌＪｒｌＪ
の数（直を記憶させる。

そして、第１の記憶装置１５においては、デコーダ１４
で指定され友アドレスの記憶術１５＆。

１６ｂ・・・等を、その各アドレス指定毎に分周回路１
２の出力桁部から得られる信号でリード■）、ライト■
制御され、第２の記憶装Ｒ１６においてはアドレス指定
された記憶術１６ｈ、１６ｂ・・・等のリード（読み出
し）動作がされる。具体的には分周回路１２の出力桁部
の情報が「１」の時に第１の記憶装置１５にリード帆）
指令が与えられ、「０」の時にインバータ１７の出力で
ライト（Ｗ）指令の与えられるものであり、第２の記憶
装置１６には常時リード指令が与えられる状態とされる
。

そして、上記第１および第２の記憶装置１５゜１６から
のデコーダ１４によるアドレス指定に対応する読み出し
情報は、比較回路１８で比較すると共に、第１の記憶装
置Ｉ５からの読み出しｔ貴報はさらにアンド回路Ｉ９に
結合し、比較回路Ｉ８の一致出力の結合されるインバー
タ２０の出力信号でアンド回路１９のｒ−）を開くよう
にする。

すなわち、比較回路１８において一致出力の存在しない
状態では第１の記憶装置Ｊ５からの読み出された清報が
そのままアンド回路１９を介して取り出され、加算回路
２１からの出力信号は再び第１の記憶装置１５に帰還さ
れ、同じ記憶術に書き込み記憶されるようになる。同時
に、加算回路２１からの出力信号は、例えばディジタル
式の表示装置２２に供給して時刻表示を行なわせるよう
にする。

ま次、比較回路１８からの一致検出信号は、遅延回路２
３に供給する。この遅延回路２３の遅延時間は、デコー
ダ１４の１アドレスシフト時間に相当して設定され、一
致検出の得られた桁の次の桁の読み出される時に出力信
号を発生し、オア回路２４を介してアンド回路２５に供
給する。このアンド回路２５は前記インバータ２０の出
力信号でダートが開かれ、その出力信号は加算回路２１
に対して「＋１」の指令を与える。ま次、上記オア回路
２４にはデコーダ１４の最下位桁のアドレス指定に対応
する信号、すなわち記憶術１５＆。

１６ａｆアドレス指定する時に信号を結合してなる。

第２図は上記基本的な構成部分に対してさらに時刻修正
手段も加え定状態で示しているもので、１分進めの修正
指令ｒ＋ＩＭＪｉ行なうスイッチ２６および１分遅らせ
の修正指令「−ｘＭＪｖ＜行なうスイッチ２７′ｔ−有
し、そのそれぞれの投入時にアンド回路２８．２’９に
ダート信号全厚える。

このアンド回路２８．２９には、スイッチ２６ろるいは
２７０投入時にワンショットパルスを発生するワンショ
ット回路３θの出力信号ｅｒ−）信号として供給し、さ
らにアンド回路２８には１分の時刻単位の記憶術１５ｅ
、１６ｅｆ指定するデコーダ１４からの５番目のアドレ
ス指定信号に相当する信号を結合する。そして、アンド
回路２８の出力信号はオア回路２４に供給し、アンド回
路２９の出力信号は加算回路２１に「−１」の指令を与
えるアンド回路３１および第２の記憶装置１６からの読
み出し信号の結合されるアンド回路３２にダート信号と
して与える。さらに、アンド回路２９の出力端にインバ
ータ３３？接続し、このインバータ３３の出力信号はア
ンド回路２５にダート信号として与え、まｆｃ第２の記
憶装置１６”からの読み出し信号を比較回路１８に供給
するためのアンド回路３４にダート信号として与える。

上記アンド回路３Ｉには、遅延回路２３からの出力信号
および前記１分の時刻単位に相当するアドレス指定信号
を、オア回路３５を介して結合する。

ま友、アンド回路３２には、比較回路１８からの一致検
出信号もｒ−）信号として加え、その出力信号はアンド
回路１９からの出力信号と共にオア回路３６を介して加
算回路２ノに供給するようにしてなる。

すなわち、上記のように構成される装置においては、前
述し文ように基準発振器１１からの２１５Ｈｚの基準ク
ロック信号を分周回路１２で分周して分周回路１３に供
給し、分周回路１３で得られる５ピツトの計数信号に対
応してデコーダ１４で第１および第２の記憶装置１５．
１６に対してアドレス指定動作を行なう、このデコーダ
１４によるアドレス指定シフトは前述しｆＣように１／
２秒周期で行なわれるもので、記憶装置１５．１６のそ
れぞれ時刻表示単位の最下位桁である記憶術１５ｍ、１
６ａｆアドレス指定するデコーダ１４の出力が「１」に
発生する時に、記憶術１５ｍ、１６ｈの記憶数値が読み
出される。

そして、この時時刻修正操作が行なわれず、スイッチ２
７が開路状態にあると、アンド回路３４のダートが開か
れている定め、記憶術１５ｈ、１６＆からの読み出し数
値情報は比較回路１８で比較され、その比較結果の一致
しなり時にはインバータ２０でアンド回路１９のダート
が開かれているｍめ記憶術１５ａからの読み出し数値情
報は加算回路２ノに加えられる。この時、アンド回路２
５にはインバータ２０．３３によりダート信号が与えら
れているため、デコーダ１４で記憶術１５ａ。

１５ｂのアドレス指定を行なう時に加算回路２１に対し
て「＋１」指令が与えられており、アンド回路１９を介
して結合され次記憶桁１５ｍからの読み出し数値情報に
「１」を加算し土数値清報が加算回路２１から取り出さ
れ、第１の記憶装置１５に帰還され、記憶術Ｊ５ａｌＣ
その「１」を加算し友数値情報を書き込み記憶するよう
になる。

すなわち、記憶術１５ｍの記憶数値は、デコーダ１４に
よりアドレス指定される毎に「１」が加算計数されるも
ので、１／２　秒単位の計時計数を行なうようになる。

また、デコーダ１４によって上記最下位記憶桁１５ｈ、
１６ｇ以外の記憶術１５ｂ、１５ｃｍ。

１６ｂ、１６ｃ・・・をアドレス指定し次場合には、そ
れに同期して上記アンド回路２５に結合される１／２６
秒周期の信号は結合されない。し友がって、デコーダ１
４からのアドレス指定によって、第１および第２の記憶
装置１５．１６から読み出され友情報を比較回路１８で
比較して一致出力の発生しない場合【は、記憶装置１５
からの読み出し数置情報は加算回路２ノを介してそのま
ま帰還され、記憶術１５ｂ、１５ｃにはその′！ま読み
出したと同じ数値情報を書き込み記憶するようになる。

そして、この加算回路２１を介した数値情報の循環に対
応してその数値情報が表示装置２２に結合され、第１の
記憶装置１５に書き込まれる各時刻表示単位の記憶数値
に対応し次時刻表示を行なうようになる。

また、７″コーダ１４のアドレス指定により第１および
第２の記憶装置１５．１６の最下位記憶術１５＆、１６
＊からの読み出し数値情報が等しくなった時には、その
読み出しに対応して比較回路１８から一致検出信号が発
生される。すなわち、アンド回路１９．２５のダートが
閉じられるもので、加算回路２１に対する入力数喧情報
は「０」となり、且つ「＋１」の加算指令も存在しない
状態となり、加算回路２１からの出力数値情報がｒＯＪ
となって記憶術１５ａの記憶数値は記憶術１６＆に記憶
され九桁上げ条件数１直「１５」から「０」にクリヤー
されるようになる。

同時に、比較回路１８からの一致検出信号は遅延回路２
３で記憶され、この遅延回路２３からはデコーダ１４に
より次の記憶術１５ｂ、１６ｂｆアドレス指定する時【
出力信号が発生するようになる。したがって、記憶術１
５ｂ、１６ｂから数値情報が読み出され、比較回路１８
で一致出力の得られない時には、記憶術１５ｂからの読
み出し数値情報が加算回路２１ＶＣ供給される時に、ア
ンＩ〆ｒ ・下回路２５から「＋１」の指令が与えられ、記憶術１
５ｂからの読み出し数値情報に対して「１」を加算し定
数値情報を同じ記憶術１１ｂＶＣ書き込むようになる。

すなわち、記憶術１５ｈにおいては１７２秒周期で「１
」の加算動作が行なわれ、その記憶数値が記憶術１６＆
に記憶設定された桁上げ条件に達し定時にそれより１つ
上位の記憶術１５ｂに「１」を加算し、記憶術１５ａの
記憶数値を「Ｏ」にクリヤーするもので、以下各記憶桁
１５ｃ、・・・毎に第２の記憶装置１６に設定された桁
上げ条件に対応して桁上げ加算動作が行なわれる。し念
がって、第１の記憶装置１５の各記憶術１５ｍ、１５ｂ
・・・において、時刻を計数記憶するようになり、表示
装置２２において例えばディジタル的に時刻が表示され
るようになるものでらる。

ま几、この実施例の時計装置においては、１分車位で時
刻修正の行ない得るもので、時刻全１分進めたい時には
スイッチ２６を投入する。このスイッチ２６が投入され
ると、ワンショット回路３０の出力信号でアンド回路２
８のダートがデコーダ１４のアドレス指定の１循の間開
かれ、１分車位の記憶術１５ｅの絖み出される時て、ア
ンド回路２５から加算回路２１に「＋１」指令が与えら
れ、記憶術１５ｅの記憶数値に無条件で「１」を加算し
、時刻浅水を１分選めるようになる。

ま念、時刻を１分遅らせたい時にはスイッチ：１７′！
！−投入してワンショット回路３０の出力に対応してア
ンド回路２９から記憶術１５ｅのアドレス指定に対応し
て出力信号を発生する。アンド回路２９から出力信号が
発生するとアンド回路３４のｆ−）が閉じられ比較回路
１８に対する比較基準数値を「０」とする。し友がって
、記憶術１５ｅからの読み出し数値情報がｒＯＪ以外の
時に、加算回路２１に対して「−１１指令が与えられる
ようになり、加算回路２１にアンド回路１９を介して加
えられる記憶術１５ｅからの読み出し数値情報から「１
」を減算し、これを記憶術１５ｅＶＣ帰還書き込むよう
になる。そして、時刻の１分遅れ操作が行なわれる。

ま几、この遅れ方向の修正の場合、１分車位の記憶術１
５ａの記憶数値が「Ｏ」である時には、新しく修正後に
書き込まれる数値を「９」にする必要がある。すなわち
、この場合には前述し念ようにアンド回路３４のｒ−）
が閉じられる次め、記憶術１５ｅから「０」が読み出さ
れると比較回路１８から一致検出信号が得られ、アンド
回路１９．３１のｒ−トを閉じると共にアンド回路３２
のダートを開き、第２の記憶装置１６の記憶術１６ｍか
らの読み出し情報「９」を加算回路２１ＶＣ供給し、記
憶術１５ｅに書き込み、１分遅れ方向修正が行なわれる
ようにする。

以上の実施例では第１および第２の記憶装置１５．１６
の記憶術を１５ｈ〜１５ｈ、１６ｈ　〜１６ｂに設定し
、ＡＭ／’ＰＭの判定計数まで行ない得るようにしたが
、これはさらに桁数を設定し、その桁上げ条件を設定す
ることにより、日付、曜日等の記憶術も設定できること
はもちろんであり、さらに時刻、日付以外の他の機能、
例えばストップウォッチ、世界時計、タイマー等の機能
も記憶装置１５．１６部に容易に追加設定できるもので
ある。

上記実施例では、第１および第２の記憶装置１５．１６
から読み出し；＋ｔ［ｆｆｌ’に比較した後、必要に応
じて桁上げ加算するようにした。しかし、これは第３図
に示すように第１の記憶装置１５からの読み出し情報に
対して加算回路２）で加算して後に、比較回路１８で比
較するようにしてもよい。この場合、オア回路３７全介
して加えられる「＋１」指令は、前実施例と同様に最下
位記憶術１５ｈ、１６＆のアドレス指定時と、比較回路
１８からの一致検出信号の結合される遅延回路２３から
の出力信号のある時で、比較回路１８から一致検出信号
の熱い時はインバータ３８の出力でダートの開かれるア
ンド回路３９全介して第１の記憶装置１５に帰還し、同
じ記憶術にそのまま書き込むようにする。そして、比較
回路１８から一致出力の得られた時にはアンド回路３９
のダートを閉じ、「０」の数値情報を第１の記憶装置１
５の対応記憶術に書き込むようにする。

ただし、この場合には第２の記憶装置１６の各記憶桁１
６ｈ〜１６ｈの記憶数置を、第２図に示し比場合より「
１」づつ多い数値に設定する必要がある。

尚、上記実施例においては、基準発振器を１０１５Ｈｚ
の水晶発振器として、分周回路１２．１３’ｚ各各１０
’、　１０５分周とし念が、これは勿論、種々変更可能
であり、例えば、分周回路１２．１３￥ｉ−６各１０１
１．１０’分局とすれば、第１の記憶回路には最大１６
のアドレス指定が可能となり、ま念、最小アドレスが秒
単位に設定できる。

ｔｘ本発明は、上記実施例のように固有の基準発振器を
有するものに限らず、商用電源の５０Ｈｚま九は６０Ｈ
ｚを基準発振周波数として用いる置時計等にも同様に実
施できることは勿論であり、その他、本発明の要旨を逸
脱しない範囲で種々の応用変更が可能な事は勿論である
。

以上のようにこの発明によれば、多段にし且つ時刻表示
単位毎に特殊なキャリー条件を設定しｔ分周計数回路を
使用する必要がなく、ＲＡＭ　、　ＲＯＭ等の記憶装置
によって簡単に構成してしかも簡単な制御手段で時刻計
数することのできるものであり、特に固体回路化ｔ−た
腕時計等を構成する場合に非常に大きな効果全発揮する
。そして、単なる時刻表示計数機能のみならず、他の各
種機能をも簡単にアドレスと記憶桁の設定で組み込むこ
とができ、機能増加の定めにも大きな効果を発揮する。

さらに、小さい時刻単位部において、第２の記憶装置に
おける桁上げ条件数Ｍ全可変設定することにより、発振
器部のトリマー修正作業に替る計時誤差修正をも行なう
ことができ、精度の高い時計装置に簡単に調整すること
ができる。

【図面の簡単な説明】

第１図はこの発明の一実施例に係る時計装置全概略的に
示す構成図、第２図は上記実施例をさらに詳細にして示
しｔ構成図、第３図はこの発明の他の実施例を説明する
構成図である。 １ノ・・・基準発振器、１２．１３・・・分局回路、１
４・・・デコーダ、１５　＋’　１６・・・第１、第２
の記憶装置、１８・・・比較回路、２１・・・加算回路
、２２・・・表示装置、２３・・・遅延回路。 出願人代理人　　弁理士　鈴　江　武　彦第１図 第３図 手続補正書 昭和×２年７月２７日 特許庁長官　小　川　邦　夫　　殿 昭和６２年６月２６日提出の特許願 ２、発明の名称 時計装置 ３、補正をする者 事件との関係　　　特許出願人 （１４４）　　カシオ計算機株式会社 ４、代理人 住所　東京都千代田区霞がＮ１３丁「１７番２号　ＵＩ
３Ｅビル〒１００　　　電話０３　（５０２）　３１８
１　（大成Ｊ）７、補正の内容 （１）明細書全文を別紙の通り訂正する。 （２）願書添付の図面の第２図分別紙の通り訂正する。 明　　　　　細　　　　　書 １、発明の名称 時計装置 ２、特許請求の範囲 小さい時刻単位から大きい時刻単位までの時刻情報をそ
れぞれのアドレス領域に記憶するＲＡＭと、この湖に記
憶されている最小時刻単位の時刻情報を時刻の経過に伴
って加算する第１の加算手段と、前記ＲＡＭのそれぞれ
のアドレス領域に記憶されているそれぞれの時刻情報の
桁上げ条件数１直を記憶するＲＯＭと、前記ＲＡＭのそ
れぞれのアドレス領域に記憶されているそれぞれ時刻情
報と前記ＲＯＭに記憶されているそれぞれの時刻・情報
に対応する桁上げ条件数値とを順次読み出す読み出し制
御手段と、この読み出し制御手段によって読み出された
前記調の時刻情報と前記ＲＯＭの桁上げ条件数値とを順
次比較する唯一の比較手段と、この唯一の比較手段によ
る比較結果に基づいて前記ＲＡＭの当該比較された時刻
単位のすぐ上位の時刻単位の時刻情報を桁上加算する第
２の加算手段と、前記時刻単位の時刻情報を表示する表
示手段とを具備したことｆ：特徴とする時計装置。 ３、発明の詳細な説明 〔産業上の利用分野〕 この発明は、基準発振器からの基準クロック信号分表示
時刻単位毎に計数する時刻計数手段を改良した時計装置
に関する。 〔従来の技術〕 例えば、時刻表示を電子的なディジタル表示手段で行な
わせる時計装置が考えられている。このを用いるもので
、このために時刻計数のために基準となるクロック信号
を得るために基準発振器が用いられる。 すなわち、基準発振器においては例えば２　”Ｈｚの基
準クロック信号を発振させ、この基準クロック信号を分
周して例えば１秒１パルス（ＩＰ／、ＩＳ　）の信号２
作る。このＩＰ／Ｉｓの信号に、基準発振器の発振信号
を多段にしだ分周回路に結合することにより得られるも
ので、この多段にした分周回路で得られたＩＰ／Ｉｓの
信号は１０進の計数回路に供給し、この計数回路から１
０秒毎に１ノ卆ルス（ＩＰ／１０８　）のキャリー信号
を取り出すようにする。 そして、このＩＰ／ＩＯ８の信号？６進の秒計数回路で
計数し、この秒計数回路からその計数直に応じて１０秒
毎の時刻表示信号？発生させるようにする。 そして、この秒計数回路からは６０秒すなわち１分毎に
１パルス（ＩＰ／ＬＭ）のキャリー信号を取り出し、こ
れをさらに１０進および６進の計数回路を直列状に配置
した分計数回路で計数してその計数直信号から分単位の
時刻表示信号２発生し、さらにこの分計数回路からのキ
ャリー信号を１２進の時計数回路で計数することによっ
て時単位の時刻表示信号を得るものである。 すなわち、時刻衣示単位毎に６進、１０進等のキャリー
条件の異なる計数回路を設定し、この計数回路を順次キ
ャリー信号を計数するように直列的に配置して刻時を行
なう時刻計数回路が構成されるものである。 しかし、このような時刻計数回路はデイソタル制御上２
進のパイナリカクンタを多段直列状ｒこ配置したＬＳＩ
等で構成される計数回路？使用するものであり、この計
数回路を各時刻単位に応じて区分設定し、且つその各区
分単位毎に対応時刻単位に応じてキャリー条件を設定す
るように構成する。 すなわち、基準発振器からの基準クロック信号を秒計数
が行なえるＩＰ／Ｉｓの信号とするまでに多段の分周回
路を設定する必要があるばかりか、時刻安水単位それぞ
れに対応してキャリー条ｆｌ設定した時刻計数用の計数
回路と区分設定する必要があり、計数分周回路を非常に
多段にする必要がある。さらに、前記したように時刻計
数回路部にあっては、キャリー条件を時刻単位に応じて
それぞれ設定しなければならないものであるため、その
構成が複雑化しているものであり、時刻計数回路の簡易
化に大きな障害となっている。また、計数分周回路を多
段化し、この計数分周回路を常時に駆動状態にしておく
必要があるため、そのための消費電力も多く必要とする
ようになる。すなわち、例えば腕時計等のように電池成
源容蔽の制限される場合には、消費電力を小さくするこ
とが大きな条件であり、消費電力の多くなることは大き
な欠点の１つとなる。 〔発明が解決しようとする問題点〕 この発明は上記のような欠点に鑑みなされたもので、分
周段を充分小さなものとするばかりか、時刻計数手段と
して従来の計数回路？使用することなく、また、キャリ
ー条件の設定のだめの回路もそれぞれの時刻単位毎に設
けることなくＬＳＩ等で簡単に構成し得るようにすると
共に、消費電力の軽減化もはかり得るようにした新規な
時計装置を提供しようとするものである。 〔問題点？解決するための手段〕 この発明に係る時計装置にあっては１時刻単位それぞれ
に対応したアドレス領域の設定されるＲＡＭ　ｆｔ備え
るもので、このＲＡＭに記憶されている最小時刻単位の
時刻情報が、第１の加算手段によってその時刻の経過に
伴って加算されるようになっている。また、上記ＲＡＭ
の各アドレス領域の時刻情報の桁上げ条件がＲＯＭに記
憶設定されているものであり、誠に記憶された時刻情報
とＲＯＭに記憶されている桁上げ条件とを、各時刻単位
毎に唯一の比較手段で順次比較し、その比較結果に基づ
いて第２の加算手段を制御し、ＲＡＭの時刻情報を桁上
げ加算制御するものである。 〔作用〕 このように構成される時計装置にあっては各時計単位の
時刻情報がＲＡＭの各時刻単位に対応するアドレス領域
にそれぞれ記憶されているもので、このＲＡＭに記憶さ
れた情報によって時刻衣示がされるようになる。そして
、このＲＡＭの最小時刻単位の時刻情報は、所定の時刻
の径過に伴って、第１の加算手段により順次加算制御さ
れる。そして、このＲＡＭの各時刻単位の情報は、ＲＯ
Ｍに記憶された各時刻単位の桁上げ条件と順次比較され
、ＲＡＭの記憶時刻情報とＲＯＭの桁上げ条件とが一致
する状態で、ＲＡＭの該当時刻単位の時刻↑ｈ報が第２
の加算手段で加算制御され、時刻の歩進計数動作が実行
されるようになるものである。 〔実施例〕 以下図面？参照してこの発明の一実施例を説明する。第
１図はその概略的な構成を示したもので、例えば水晶発
振器等でなる基準発振器１１において例えば２　　Ｈｚ
の基準クロック信号を発振する。 この基準発振器１１からのクロック信号は、例えば２’
、２５の分周回路１２．１３に直列的に供給し分周する
もので、２の分周回路１３からＶｉ２　Ｈｚ周期で一循
する５ビツトの計数信号が発せられる。 この分周回路１３における５ビツトの計数信号はデコー
ダ１４に供給され、デコーダ１４では結合される計数信
号に対応して第１および第２の記憶装置１５，１６Ｖ’
Ｃアドレス指定信号を供給する。 この第１お工び第２の記憶装置１５．１６は、それぞれ
ＲＡＭおよびＲＯＭで構成されるもので、この第１およ
び第２の記憶装置１５．１６にはそれぞれデコーダ１４
からのアドレス指定に対応する記憶桁が設定される。そ
して、その記憶桁はアドレス順位に対応して時刻計数回
路のだめの各単位に順次対応されるものである。すなわ
ち、この装置をさらに具体化して示した第２図のように
、第１の記憶装置１５には、デコーダ１４のアドレス番
号１．２，３　、・・・それぞれに対応して記憶術１５
ａ。 １５ｂ、１５ｃ、・・・が設定されるもので、記憶術１
５ｈはデコーダ１４の計数アドレス指定１循に相当する
時間すなわち１／２　秒単位の時刻？記憶し、以下記憶
術１５ｂ、１５ｃ、１５ｄ、１５・。 １５ｆ、１５ｇ、１５ｂはそれぞれ１／２秒単位、１秒
車位、１０秒単位、１分率位、１０分単位、１時間単位
、さらに午前、生活（ＡＭ／ＰＭ）単位の時刻表示単位
に対応される。 また、第２の記憶装置１６においても、第１の記ｔ？装
置１５と同様にデコーダ１４からのアドレス番号に対応
する記憶術１６ｓ、１６ｂ、・・・が設定されるもので
、この記憶術１６＆、１６ｂ　、・・・にはそれぞれ第
１の記憶装置１５の記憶術１５の記憶術１５ａ、１５ｂ
・・・の時刻単位におけるそれより上位の時刻単位に対
する桁上げキャリーの発生条件を記憶している。例えば
、記憶術１５ｈにおいては１／２６秒単位を、１／２２
秒になる逸文、記憶術１５ｂではｌ／２２秒単位単１秒
になる迄の時刻を記憶するものであるから、記憶術Ｊ５
＆で「１６」の計数毎に記憶術１５ｂに「１」を加算す
る工うな桁上げ動作としなければ時刻計数が行なわれな
い。このため、記憶術１５ｈに対応する記憶術１６１に
は、その桁上げを行なわせる１つ前の計数ｆｔ１ｆｒ１
５Ｊを記憶させる。同様に、記憶術１６ｂ、１６ｃ、１
６ｄ、１６ｅ、１６ｆ　、１６ｇ。 １６ｈにそれぞれ桁上げキャリーの発生条件の数置を記
憶させる。 そして、第１の記憶装置１５においては、デコーダ１４
で指定されたアドレスの記憶術１５ａ。 １５ｂ・・・等を、その各アドレス指定毎に分周回路Ｊ
２の出力桁部から得られる信号でリード（Ｒ）、ライト
（ト）制御され、第２の記憶装置１６Ｖ？−おいてにア
ドレス指定された記憶術１６＆、１６ｂ・・・等のリー
ド（読み出し）動作がされる。具体向には分周回路１２
の出力桁部の情報が「ｌ」の時に第１の記憶装置１５に
リード（Ｒ）指令が与えられ、「０」の時にインバータ
１７の出力でライト（Ｗ）指令の与えられるものであり
、第２の記憶装置１６には常時リード指令が与えられる
状態とされる。 そして、上記第１および第２の記憶湊ｆｌ１５゜１６か
らのデコーダ１４によるアドレス指定に対応する読み出
し情報に、比較回路１８で比較すると共に、第１の記憶
装置１５からの読み出し↑ｎ報μさらにアンド回路１９
に結合し、比較回路１８の一致出力の結合されるインバ
ータ２０の出力信号でアンド回路１９のダートを開くよ
うにする。 すなわち、比較回路１８において一致出力の存在しない
状態では第１の記憶装置１５からの読み出された情報が
そのままアンド回路１９を介して取り出され、加算回路
２１からの出力信号は再び第１の記憶装置１５に帰還さ
れ、同じ記憶術に書き込み記憶されるようになる。同時
に、加算回路２ノからの出力信号は、例えばディジタル
式の表示装置２２に供給して時刻安水を行なわせるよう
にする。 また、比較回路１８からの一致検出信号は、遅延回路２
３に供給する。この遅延回路２３の遅延時間に、デコー
ダ１４の１アドレスシフト時間に相当して設定され、一
致検出の得られた桁の次の桁の読み出される時に出力信
号を発生し、オア回路２４を介してアンド回路２５に供
給する。このアンド回路２５は前記インバータ２０の出
力信号でダートが開かれ、その出力信号は加算回路２１
に対して「＋１」の指令を与える。また、上記オア回路
２４にはデコーダ１４の最下位桁のアドレス指定に対応
する信号、すなわち記憶術１５＆。 １６ｈをアドレス指定する時の信号を結合してなる。 第２図は上記基本的な構成部分に対してさらに時刻修正
手段も加えた状態で示しているもので、１分進めの修正
指令ｒ＋１１ｄＪｅ行なうスイッチ２６および１分遅ら
せの修正指令ｒ−ＩＭＪ　ｋ行なうスイッチ２７を有し
、そのそれぞれの投入時にアンド回路２８．２９にダー
ト信号を与える。このアンド回路２Ｂ　、２９には、ス
イッチ２６あるいは２７の投入時にフンシッノトパルス
を発生するワンシッット回路３０の出力信号ｔｒ−）信
号として供給し、さらにアンド回路２８には１分の時刻
単位の記憶術１５ｅ、１６＊ｆ指定するデコーダ１４か
らの５番目のアドレス指定信号に相当する信号ＩＭ（５
）を結合する。そして、アンド回路２８の出力信号はオ
ア回路２４に供給し、アンド回路２９の出力信号は加算
回路２ノに「−１」の指令を与えるアンド回路３１およ
び第２の記憶装置１６からの読み出し信号の結合される
アンド回路３２にｒ−ト信号として与える。さらに、ア
ンド回路２９の出力端にインバータ３３を接続し、この
インバータ３３の出力信号はアンド回路２５ＶＣ’ｒ”
−ト信号として与え、また第２の記憶装置１６からの読
み出し信号？比較回路１８に供給するためのアンド回路
３４にｙ−ト信号として与える。上記アンド回路３１に
は、遅延回路２３からの出力信号および前記１分の時刻
単位に相当するアドレス指定信号を、オア回路３５を介
して結合する。また、アンド回路３２には、比較回路１
８からの一致検出信号もダート信号として加え、その出
力信号にアンド回路１９からの出力信号と共にオア回路
３６を介して加算回路２ノに供給するようにしてなる。 すなわち、上記のように構成される装置においては、前
述した：うに基準発振器１１からの２１５Ｈｚの基準ク
ロック信号を分周回路１２で分周して分周回路１３に供
給し、分周回路１３で得られる５ビツトの計数信号に対
応してデコーダ１４で第１および笛２の記憶装置１５．
１６に対してアドレス指定動作を行なう。このデコーダ
１４によるアドレス指定シフトは前述したように１／２
６秒周期で行なわれるもので、記憶＠＠１５．１６のそ
れぞれ時刻表示単位の最下位桁である記憶術１５＊。 １６ａｆアドレス指定するデコーダ１４の出力が「ｌ」
に発生する時に、記憶術１Ｂ＆、１６ｍの記憶数値が読
み出される。そして、この時時刻修正操作が行なわれず
、スイッチ２７が開路状態にあると、アンド回路３４の
ダートが開かれているため、記憶術１５ａ、１６＆から
の読み出し数値情報は比較回路１８で比較され、その比
較結東の一致しない時にはインバータ２ｏでアンド回路
１９のダートが開かれているため記憶術１５ｍからの読
み出し数値１＊報は加算回路２ノに加えられる。 この時、アンド回路２５にはインバータ２０．３３によ
リグ０−ト信号が与えられているため、デコーダ１４で
記憶術１５ｍ　、１５ｂのアドレス指定ヲ行なう時ｒこ
加算回路２ノに対して「＋１」指令が与えられており、
アンド回路１９を介して結合された記憶術１５ｈからの
読み出し数置↑ｎ報に「１」？加算した数値情報が加算
回路２１から取り出され、第１の記憶装置１５に帰還さ
れ、記憶術１５ｈにその「１」？加算した数瞳情＠、全
書き込み記憶するようになる。すなわち、記憶術１５ｇ
の記憶数直は、デコーダ１４によりアドレス指定される
侮に「１」が加算計数されるもので、１／２６秒単位の
計時計数を行なうようになる。 また、デコーダ１４によって上記最下位記憶術１５＊、
１６＆以外の記憶術１５　ｂ　＊　１５　ｃ　・・’　
＋１６ｂ、１６ｃ・・・をアドレス指定した場ひには、
それに同期して上記アンド回路２５に結合される１／２
　秒周期の信号は結合されない。したがって、デコーダ
１４からのアドレス指定によって、第１ンよび第２の記
憶装＠１ｓ、ｘ６から読み出された情報を比較回路１８
で比較して一致出力の発生しない場合には、記憶装置１
５がらの読み出し数値情報は加算回路２１と介してその
まま帰還され、記憶術１５ｂ、１５ｃにはそのまま読み
出したと同じ数値情報を書き込み記憶するようになる。 そして、この加算回路２１を介した数値清報の循環に対
応してその数値情報が表示族＠２２ＶＣ結合され、第１
の記憶装置１５に書き込まれる各時刻表示単位の記憶数
直に対応した時刻安水を行なうようになる。 また、デコーダ１４のアドレス指定により第１および第
２の記憶装置１５．１６の最下位記憶術１５ｈ、１６ｈ
からの読み出し数値情報が等しくなった時ＶＩ−は、そ
の読み出しに対応して比較回路１８から一致検出信号が
発生される。すなわち、アンド回路１９．２５のｆ−）
が閉じられるもので、加算回路２１Ｖ？一対する入力数
値情報はｒＯＪとなり、且つ「＋１」の加算指令も存在
しない状態となり、加算回路２１からの出力数値情報が
「０」となって記憶術１５ａの記憶数（直は記憶術１６
ｈに記憶された桁上げ条件数置「１５」から「０」にク
リヤーされるようになる。 同時に、比較回路１８からの一致検出信号は遅延回路２
３で記憶され、この遅延回路２３からはデコーダｘ４Ｖ
ｃＬり次の記憶術１５ｂ、１６ｂをアドレス指定する時
に出力信号が発生するようになる。したがって、記憶術
１５ｂ、１６ｂから数値情報が読み出され、比較回路１
８で一致出力の得られない時には、記憶術１５ｂからの
読み出し数値情報が加算回路２１に供給される時に、ア
ンド回路２６から「＋１」の指令が与えられ、記憶術１
５ｂからの読み出し数値情報に対して「１」を加算した
数値情報を同じ記憶術１５ｂに書き込む：うＫなる。 すなわち、記憶術１５ｈにおいては１／２秒周期で「１
」の加算動作が行なわれ、その記憶数直が記憶術１６＆
に記憶設定された桁上げ条件に達した時にそれより１つ
上位の記憶術１５ｂに「ｌ」？加算し、記憶術１５ｍの
記憶数直ｋ　ｒＯＪにクリヤーするもので、以下各記憶
桁１５ｃ、・・・毎に第２の記ｔｉ装置１６Ｖこ設定さ
れた桁上げ条Ｐ！Ｆに対応して桁上げ加算動作が行なわ
れる。したがって、第１の記憶装置１５の各記憶術１５
＆、１５ｂ・・・において、時刻を計数記憶するように
なり、表示装置２２において例えばディジタル的に時刻
が表示されるようになるものである。 また、この実施例の時計装置においては、１分率位で時
刻修正の行ない得るもので、時刻２１分進めたい時には
スイッチ２６を投入する。このスイッチ２６が投入され
ると、ワンシッット回路３０の出力信号でアンド回路２
８のダートがデコーダ１４のアドレス指定の１循の間開
かれ、１分率位の記憶術１５ｅの読み出される時に、ア
ンド回路２５から加算回路２１に「＋１」指令が与えら
れ。 記憶術１５ｍの記憶数直に無条件で「１」を加算し、時
刻表示ｔ１分分選るようになる。 また、時刻を１分遅らせたい時にはスイッチ２７を投入
してワンシッット回路３０の出力に対応してアンド回路
２９から記憶術１５ｅのアドレス指定に対応して出力信
号を発生する。アンド回路２９から出力信号が発生する
とアンド回路３４のダートが閉じられ比較回路１８に対
する比較基準数置を「０」とする。したがって、記憶術
１５ｅからの読み田し数値情報が「０」以外の時に、加
算回路２１に対して「−１」指令が与えられるようにな
り、加算回路２１１７ｃアンド回路１９を介して加えら
れる記憶術１５ｅからの読み出し数値情報から「１」？
減算し、これを記憶術１５ｅに帰還書き込むようになる
。そして、時刻の１分遅れ掃作が行なわれる。 また、この遅れ方向の修正の場合、１分率位の記憶術１
５ｅの記憶数直が「０」である時には、新しく修正後に
書き込まれる数（直を「９」にする必要がある。すなわ
ち、この場合には前述したようにアンド回路３４のケ０
−トが閉じられるだめ、記憶術１５ｅから「Ｏ」が読み
出されると比較回路１８から一致検出信号が待られ、ア
ンド回路１９．３１のダートを閉じると共ｌこアンド回
路３２のｒ−トを開き、第２の記憶装置１６の記憶術１
６ｅからの読み出し情報「９」を加算回路２１に供給し
、記憶術１５ｅに書き込み、１分遅れ方向修正が行なわ
れるようにする。 以上の実施例では第１および第２の記憶装置１５゜１６
の記憶術を１５　ｈ〜１５ｂ　、　１６　ａ　〜１６　
ｈに設定し、Ａ）１１７９Ｍの判定計数まで行ない得る
ようにしたが、これはさらに桁数を設定し、その桁上げ
条件を設定することにエリ、日付、曜日等の記憶術も設
定できることはもちろんであり、さらに時刻、日付以外
の他の機能、例えばストノブウォッチ、世界時計、タイ
マー等の機能も記憶ｇ置Ｊ５゜１６部に容易に追加設定
できるものである。 上記実施例では、第１および第２の記ｔａ装置１５゜１
６から読み出した情報を比較した仮、必要に応じて桁上
げ加算するようにした。しかし、これは第３図に示すよ
うに第１の記憶装置１５からの読み出し情報に対して加
算回路２ノで加算して後に、比較回路ノ８で比較するよ
うにしてもよい。この場合、オア回路３７を介して加え
られる「＋１」指令は、前実施例と同様に最下位記憶術
１５ａ。 の １６ａのアドレス指定時と、比較回路１８か’ｄ致検出
信号の結合される遅延回路２３からの出力信号のある時
で、比較回路１８から一致検出信号の無い時μインバー
タ３８の出力でダートの開かれるアンド回路３９を介し
て第１の記憶装置１５に帰還し、同じ記憶術にそのまま
書き込むようにする。そして、比較回路１８から一致出
力の得られた時にはアンド回路３９のダートを閉じ、「
０］の数置情報を第１の記憶装置１５の対応記憶術に書
き込むようにする。 ただし、この場合には第２の記憶装置１６の記憶術１６
ａの記憶数値を、第２図で示した場合より「１」多い数
値に設定する必要がある。 このように上記実施例でにそれぞれのアドレスに時刻単
位毎の時刻情報が記憶されている誠と、時刻単位それぞ
れの桁上げ条件数直が記憶されているＲＯＭとをデコー
ダ１４およびリード（Ｒ）、ライト（Ｗ）信号からなる
読み出し制御手段によって屓次読み出し、唯１つの比較
回路１８に送って比較させ、キャリー条件の検出を行っ
ている。このため、極めて簡単な回路によって、すなわ
ち比較回路を１つ設けるだけで、それぞれの時刻単位が
桁上げ条件数直になったことを検出できる。 尚、上記実施例においては、基準発振器？２１５Ｈｚの
水晶発振器として、分周回路１２．１３を６各２’　、
　２５分周としたが、これは勿論、種々変更可能であり
、例えば、分局回路１２．１３を各々２１１．２Ａ分周
とすれば、第１の記憶回路には最大１６のアドレス指定
が可能となり、また、最小アドレスが秒単位に設定でき
るつ また本発明は、上記実施例の工うに固有の基準発振器を
有するものに限らず、商用電源の５０Ｈｚまたは６０　
Ｈｚを基準発振周波数として用いる。置時計等にも同様
に実施できることは勿論であり、その他、不発明の要旨
分逸脱しない範囲で種々の応用変更が可能な事は勿論で
ある。 〔発明の効果〕 以上の＝うにこの発明は小さい時刻単位から大きい時刻
単位までの時刻情報をそれぞれのアドレス領域に記憶す
るＲＡＭ　１５と、このＲＡＭ　Ｉｃ記憶されている最
小時刻単位の時刻情報を時刻の経過に伴って加算する第
１の加算手段１／６４　ｓｅｄ信号、２４゜２５と、前
記ＲＡＭのそれぞれのアドレス領域に記憶されているそ
れぞれの時刻情報の桁上げ条￥＋数値を記憶するＲＯＭ
Ｊ６と、前記ＲＡＭのそれぞれのアドレス領域に記憶さ
れているそれぞれ時刻情報と前記ＲＯＭに記憶されてい
るそれぞれの時刻情報に対応する桁上げ条件ａ直とを順
次読み出す銃み出し制御手段ｘｚ、ｚ３，１４Ｆｔ／Ｗ
信号と、この読み出し制御手段によって読み出された前
記湿ｙの時刻情報と前記ＲＯＭの桁上げ条Ｐ＋！￥値と
を順次比較する唯一の比較手段１８と、この唯一の比較
手段による比較結束に基づいて前記ＲＡＭの当該比較さ
れた時刻単位のすぐ上位の時刻単位の時刻情報と桁上加
算する第２の加算手段２３，２４．２５と、前記時刻単
位の時刻情報と表示する表示平段２２とを具備している
ものであり興に時刻単位毎に時刻情報を記憶させ、ＲＯ
Ｍにそれぞれの時刻のキャリー（桁上げ）条件ｆｌｆ　
を記憶させ、唯１つの比較回路に須次供給してそれぞれ
の時刻単位がをヤリ−条件になったか否か？検出させて
いるので、従来のように多段にし且つ時刻単位毎に特殊
なキャリー条１’Ｆｔ−設定した分周計数回路を使用す
る必要がなく湿、Ｍ　、　ＲＯ！ｉ’１等の記憶装置に
よって簡単に構成してしかも簡単な制御手段で時刻計数
することのできるものであり、特に固体回路化した腕時
計等と構成する場合に非常に大きな効果と発揮する。そ
して、単なる時刻安水計数機能のみならず、他の各種機
能をも簡単にアドレスと記憶術の設定で組み込むことが
でき、機能増加のためにも大きな効果？発揮する。 さらに、小さい時刻単位部において、第２の記憶装置に
おける桁上げ条１１ｊＦ数値を可変設定することにより
、発振器部のトリマー修正作業に替る計時誤差修正をも
行なうことができ、精度の高い時計装置に簡単に調整す
ることができる。 ４、図面の簡単な説明 第１図μこの発明の一実施例に係る時計装置を概略的に
示す構成図、第２図は上記実施例をさらに詳細にして示
した構成図、第３図はこの発明の他の実施例を説明する
構成図である。 １１・・・基準発振器、１２．１３・・・分局回路、１
４・・・デコーダ、１５．１６・・・第１．第２の記憶
装置、１８・・・比較回路、２１・・・加算回路、２２
・・・表示装置、２３・・・遅延回路。

Claims (1)

【特許請求の範囲】
1. 基準発振器からの発振信号を分周計数し設定される基準
   周期の計数循環信号を発生させる手段と、この手段によ
   る計数循環信号の各計数値に対応してそれぞれ小さい時
   刻単位から順次大きい時刻単位にアドレスシフト指定さ
   れる第１および第２の記憶装置と、上記第１の記憶装置
   に上記アドレス指定に対応してそれぞれ各単位毎に読み
   出しおよび書き込み制御させる手段と、上記第２の記憶
   装置の各アドレス位置に対応してそれぞれ対応時刻単位
   の桁上げ条件数値を記憶保持させる手段と、上記計数循
   環信号の各計数毎に第１および第２の記憶装置の当該計
   数アドレスの記憶情報を比較する手段と、この比較手段
   の比較出力で第１の記憶装置の読み出し情報の桁上げを
   決定する手段と、この手段の桁上げ決定でその上位桁ア
   ドレスの第１の記憶装置の記憶数値に「１」を加算する
   手段とを具備し、前記第１の記憶装置の記憶数値を時刻
   として表示するようにしたことを特徴とする時計装置。