JPS63243764A - ヒステリシスコンパレ−タ - Google Patents
ヒステリシスコンパレ−タInfo
- Publication number
- JPS63243764A JPS63243764A JP7618387A JP7618387A JPS63243764A JP S63243764 A JPS63243764 A JP S63243764A JP 7618387 A JP7618387 A JP 7618387A JP 7618387 A JP7618387 A JP 7618387A JP S63243764 A JPS63243764 A JP S63243764A
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- JP
- Japan
- Prior art keywords
- voltage
- transistor
- potential
- transistors
- hysteresis comparator
- Prior art date
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- Measurement Of Current Or Voltage (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、半導体集積回路内に形成されたヒステリシス
特性を有する電圧比較回路（ヒステリシスコンパレータ
）に係り、特に負性インピーダンスを利用したヒステリ
シスコンパレータに関する。
特性を有する電圧比較回路（ヒステリシスコンパレータ
）に係り、特に負性インピーダンスを利用したヒステリ
シスコンパレータに関する。
（従来の技術）
この種の従来のヒステリシスコンパレータを第３図に示
しており、３１および３２は差動対をなす入力用のＰＮ
Ｐトランジスタ、３３は上記差動対トランジスタ３１．
３２のエミッタ共通接続点とＶｃｃｌ源端との間に接続
された定電流源、３４および３５は上記差動対トランジ
スタ３１゜３２の各コレクタと接地端との間に接続され
、それぞれダイオード接続されたＮＰＮトランジスタ、
３６は上記トランジスタ３４にカレントミラー接続され
、コレクタがトランジスタ３２のコレクタ（第１の出力
ノード３７）に接続されたＮＰＮトランジスタ、３８は
前記トランジスタ３５にカレントミラー接続され、コレ
クタがトランジスタ３１のコレクタ（第２の出力ノード
３９）に接続されたＮＰＮトランジスタであり、前記差
動対トランジスタ３１．３２の各ベースが対応して第１
の入力ノード４０、第２人力ノード４１となっている。
しており、３１および３２は差動対をなす入力用のＰＮ
Ｐトランジスタ、３３は上記差動対トランジスタ３１．
３２のエミッタ共通接続点とＶｃｃｌ源端との間に接続
された定電流源、３４および３５は上記差動対トランジ
スタ３１゜３２の各コレクタと接地端との間に接続され
、それぞれダイオード接続されたＮＰＮトランジスタ、
３６は上記トランジスタ３４にカレントミラー接続され
、コレクタがトランジスタ３２のコレクタ（第１の出力
ノード３７）に接続されたＮＰＮトランジスタ、３８は
前記トランジスタ３５にカレントミラー接続され、コレ
クタがトランジスタ３１のコレクタ（第２の出力ノード
３９）に接続されたＮＰＮトランジスタであり、前記差
動対トランジスタ３１．３２の各ベースが対応して第１
の入力ノード４０、第２人力ノード４１となっている。
上記ヒステリシスコンパレータにおいては、入力差動回
路の負荷としてダイオード接続されたトランジスタ３４
．３５が用いられ、このトランジスタ３４．３５に負性
インピーダンス用のトランジスタ３６．３８がカレント
ミラー接続されている。従って、入力差動回路の同相入
力範囲がトランジスタ３４．３５のコレクタ・エミッタ
間飽和電圧ＶＣＥ８ＡＴ（−ベース・エミッタ間電圧Ｖ
ＩＥ）で制限され、入力電圧が接地電圧付近では事実上
、動作不能となる。換言すれば、上記ヒステリシスコン
パレータは動作Ｎ課電圧範囲が狭い。
路の負荷としてダイオード接続されたトランジスタ３４
．３５が用いられ、このトランジスタ３４．３５に負性
インピーダンス用のトランジスタ３６．３８がカレント
ミラー接続されている。従って、入力差動回路の同相入
力範囲がトランジスタ３４．３５のコレクタ・エミッタ
間飽和電圧ＶＣＥ８ＡＴ（−ベース・エミッタ間電圧Ｖ
ＩＥ）で制限され、入力電圧が接地電圧付近では事実上
、動作不能となる。換言すれば、上記ヒステリシスコン
パレータは動作Ｎ課電圧範囲が狭い。
（発明だ解決しようとする問題点）
本発明は、上記したように動作入力電圧が接地電圧付近
のときに動作不能となるという問題点を解決すべくなさ
れたもので、動作入力電圧がたとえば接地電圧付近でも
確実に動作可能であって、動作電源電圧範囲の一方の限
界を広げることができ、しかもヒステリシス幅の設計の
自由度が大きくなるヒステリシスコンパレータを提供す
ることを目的とする。
のときに動作不能となるという問題点を解決すべくなさ
れたもので、動作入力電圧がたとえば接地電圧付近でも
確実に動作可能であって、動作電源電圧範囲の一方の限
界を広げることができ、しかもヒステリシス幅の設計の
自由度が大きくなるヒステリシスコンパレータを提供す
ることを目的とする。
［発明の構成］
（問題点を解決するための手段）
本発明のヒステリシスコンパレータは、入力用の差動対
トランジスタＱ１．Ｑ２と、この差動対トランジスタＱ
ｌ、Ｑ２のエミッタ共通接続点と第１の電位端との間に
接続された第１の定電流源と、前記差動対トランジスタ
Ｑ１．Ｑ２の各コレクタと第２の電位端との間にそれぞ
れ接続された抵抗Ｒ１，Ｒ２と、前記第１の電位端に一
端が接続された第２の定電流源と、この第２の定電流源
の他端と前記差動対トランジスタＱ１．Ｑ２の各コレク
タとの間にそれぞれのエミッタ・コレクタ間が接続され
ると共に互いのベース・コレクタ相互が接続され、前記
差動対トランジスタＱ１゜Ｑ２と同極性を有する負性イ
ンピーダンス用のトランジスタＱ３．Ｑ４とを具備して
なることを特徴とする。
トランジスタＱ１．Ｑ２と、この差動対トランジスタＱ
ｌ、Ｑ２のエミッタ共通接続点と第１の電位端との間に
接続された第１の定電流源と、前記差動対トランジスタ
Ｑ１．Ｑ２の各コレクタと第２の電位端との間にそれぞ
れ接続された抵抗Ｒ１，Ｒ２と、前記第１の電位端に一
端が接続された第２の定電流源と、この第２の定電流源
の他端と前記差動対トランジスタＱ１．Ｑ２の各コレク
タとの間にそれぞれのエミッタ・コレクタ間が接続され
ると共に互いのベース・コレクタ相互が接続され、前記
差動対トランジスタＱ１゜Ｑ２と同極性を有する負性イ
ンピーダンス用のトランジスタＱ３．Ｑ４とを具備して
なることを特徴とする。
（作用）
抵抗Ｒ１，Ｒ２の値をトランジスタＱ３゜Ｑ４のベース
・エミッタ間抵抗との関連で適切な小さな値に設定して
おくことによって、抵抗Ｒ１あるいは抵抗Ｒ２の電圧降
下を数十ｍＶ程度とトランジスタのベース・エミッタ間
電圧Ｖａεよりもはるかに小さな値に設定でき、同相入
力での動作入力電圧が第２の電位端の電圧付近でも確実
に動作することが可能となる。また、第２の定電流源の
電流の大きさを変えることによって、トランジスタＱ３
．Ｑ４のベース・エミッタ間抵抗、ひいてはその利得を
変え、これによってヒステリシス特性のヒステリシス幅
を変えることが可能であり、ヒステリシス幅の設計の自
由度が大きい。
・エミッタ間抵抗との関連で適切な小さな値に設定して
おくことによって、抵抗Ｒ１あるいは抵抗Ｒ２の電圧降
下を数十ｍＶ程度とトランジスタのベース・エミッタ間
電圧Ｖａεよりもはるかに小さな値に設定でき、同相入
力での動作入力電圧が第２の電位端の電圧付近でも確実
に動作することが可能となる。また、第２の定電流源の
電流の大きさを変えることによって、トランジスタＱ３
．Ｑ４のベース・エミッタ間抵抗、ひいてはその利得を
変え、これによってヒステリシス特性のヒステリシス幅
を変えることが可能であり、ヒステリシス幅の設計の自
由度が大きい。
（実施例）
以下、図面を参照して本発明の一実施例を詳細に説明す
る。
る。
第１図は集積回路内に形成されたヒステリシスコンパレ
ータを示しており、Ｑｌ、Ｑ２は入力用の差動対をなす
ＰＮＰトランジスタであり、それぞれのベースは対応し
て入力ノード１．２となっている。上記差動対トランジ
スタＱ１．Ｑ２のエミッタ共通接続点と第１の電位端（
たとえば動作電源電位であるＶｃｃ電位端）との間にに
は第１の定電流′ＦＡ１１が接続されている。上記差動
対トランジスタＱ１．Ｑ２の各コレクタと第２の電位Ｆ
ａ（たとえば接地端）との間に対応して抵抗Ｒ１゜Ｒ２
が接続されている。Ｉ２は第２の定電流源であり、その
一端は前記Ｖｃｃ電位端に接続され、その他端と前記差
動対トランジスタＱ１．Ｑ２のコレクタとの間にはそれ
ぞれＰＮＰトランジスタＱ３．Ｑ４のエミッタ・コレク
タ間が接続されている。このトランジスタＱ３．Ｑ４は
互いのベース・コレクタ相互が接続されている。そして
、前記差動対トランジスタＱ１．Ｑ２のコレクタは対応
して出力ノード３．４となっている。
ータを示しており、Ｑｌ、Ｑ２は入力用の差動対をなす
ＰＮＰトランジスタであり、それぞれのベースは対応し
て入力ノード１．２となっている。上記差動対トランジ
スタＱ１．Ｑ２のエミッタ共通接続点と第１の電位端（
たとえば動作電源電位であるＶｃｃ電位端）との間にに
は第１の定電流′ＦＡ１１が接続されている。上記差動
対トランジスタＱ１．Ｑ２の各コレクタと第２の電位Ｆ
ａ（たとえば接地端）との間に対応して抵抗Ｒ１゜Ｒ２
が接続されている。Ｉ２は第２の定電流源であり、その
一端は前記Ｖｃｃ電位端に接続され、その他端と前記差
動対トランジスタＱ１．Ｑ２のコレクタとの間にはそれ
ぞれＰＮＰトランジスタＱ３．Ｑ４のエミッタ・コレク
タ間が接続されている。このトランジスタＱ３．Ｑ４は
互いのベース・コレクタ相互が接続されている。そして
、前記差動対トランジスタＱ１．Ｑ２のコレクタは対応
して出力ノード３．４となっている。
上記ヒステリシスコンパレータにおいては、入力ノード
２に基準電圧Ｖｒｅｆを印加して入力ノード１の印加電
圧を変えた場合、すなわち入力ツードア、２間の入力電
圧ｖｉｎを変えた場合、出力ノード３，４間の出力電圧
Ｖｏｕｔは、第２図に示すように基準電圧Ｖｒｅｆを中
心にヒステリシス特性を示すようになる。この場合、ト
ランジスタＱ３．Ｑ４は負性インピーダンス用であり、
それぞれの利得は１以上となるように設計されている。
２に基準電圧Ｖｒｅｆを印加して入力ノード１の印加電
圧を変えた場合、すなわち入力ツードア、２間の入力電
圧ｖｉｎを変えた場合、出力ノード３，４間の出力電圧
Ｖｏｕｔは、第２図に示すように基準電圧Ｖｒｅｆを中
心にヒステリシス特性を示すようになる。この場合、ト
ランジスタＱ３．Ｑ４は負性インピーダンス用であり、
それぞれの利得は１以上となるように設計されている。
たとえば、第２の定電流源Ｉ２の電流をトランジスタＱ
３．Ｑ４のベース・エミッタ間抵抗が約５００Ωとなる
ように約１００μＡの値に設定し、抵抗Ｒ１，Ｒ２を互
いにほぼ等しく約５００Ωに設定しておけば、トランジ
スタＱ３゜Ｑ４の利得は約１になる。
３．Ｑ４のベース・エミッタ間抵抗が約５００Ωとなる
ように約１００μＡの値に設定し、抵抗Ｒ１，Ｒ２を互
いにほぼ等しく約５００Ωに設定しておけば、トランジ
スタＱ３゜Ｑ４の利得は約１になる。
−上記回路における同相入力の動作入力電圧範囲■ｉｎ
の加減は、第１の定電流源１１の電流をＩ１、第２の定
電流ＩＩ２の電流をＩ２、入力用トランジスタＱ１のエ
ミッタ・コレクタ間飽和電圧を■ＣＥ ９ Ａ Ｔ Ｑ
１ 、そのベース・エミッタ問電圧Ｖａ Ｅ Ｑ １
で表わすと、 Ｒ１（１１＋１２＞＋Ｖｃ＋：５ＡｖｏｌＶａ Ｅ Ｑ
１ となる。ここで、抵抗Ｒ１の電圧降下Ｒ１（１１＋１２
）が数＋ｍｖ程度とトランジスタのベース・エミッタ間
電圧（０，７Ｖ）よりもはるかに小さくなるように設計
しておけば、接地電位付近く原理的には負電圧領域も含
む）でも確実に動作可能である。
の加減は、第１の定電流源１１の電流をＩ１、第２の定
電流ＩＩ２の電流をＩ２、入力用トランジスタＱ１のエ
ミッタ・コレクタ間飽和電圧を■ＣＥ ９ Ａ Ｔ Ｑ
１ 、そのベース・エミッタ問電圧Ｖａ Ｅ Ｑ １
で表わすと、 Ｒ１（１１＋１２＞＋Ｖｃ＋：５ＡｖｏｌＶａ Ｅ Ｑ
１ となる。ここで、抵抗Ｒ１の電圧降下Ｒ１（１１＋１２
）が数＋ｍｖ程度とトランジスタのベース・エミッタ間
電圧（０，７Ｖ）よりもはるかに小さくなるように設計
しておけば、接地電位付近く原理的には負電圧領域も含
む）でも確実に動作可能である。
また、上記電流■２の大きさを変えることによって、前
記トランジスタＱ３．Ｑ４のベース・エミッタ間抵抗、
ひいてはその利得を変え、これによってヒステリシス幅
を変えることが可能であり、ヒステリシス幅の設計の自
由度が大きい。
記トランジスタＱ３．Ｑ４のベース・エミッタ間抵抗、
ひいてはその利得を変え、これによってヒステリシス幅
を変えることが可能であり、ヒステリシス幅の設計の自
由度が大きい。
なお、上記実施例におけるトランジスタの極性を逆にし
くＰＮＰ−）ＮＰＮ）、２つの電位端の電位の高低関係
を逆にすることによって、動作入力電圧の上限を広げる
ことが可能になる。
くＰＮＰ−）ＮＰＮ）、２つの電位端の電位の高低関係
を逆にすることによって、動作入力電圧の上限を広げる
ことが可能になる。
［発明の効果１
上述したように本発明のヒステリシスコンパレータによ
れば、動作入力電圧が例えば接地電圧付近でも確実に動
作可能であって、動作′Ｒ源雷電圧範囲一方の限界を広
げることができ、しかもヒステリシス幅の設計の自由度
が大きくなる。従って、本発明は例えばホールモータ制
御用集積回路において、ホール素子の出力信号をパルス
化する回路に好適である。
れば、動作入力電圧が例えば接地電圧付近でも確実に動
作可能であって、動作′Ｒ源雷電圧範囲一方の限界を広
げることができ、しかもヒステリシス幅の設計の自由度
が大きくなる。従って、本発明は例えばホールモータ制
御用集積回路において、ホール素子の出力信号をパルス
化する回路に好適である。
第１図は本′発明のヒステリシスコンパレータの一実施
例を示す回路図、第２図は第１図の回路のヒステリシス
特性を示す図、第３図は従来のヒステリシスコンパレー
タを示す回路図である。 Ｑｌ、Ｑ２．Ｑ３．Ｑ４・・・トランジスタ、Ｒ１，Ｒ
２・・・抵抗、１１，１２・・・定電流源。 出願人代理人 弁理士 鈴江武彦 区 Ｃｕ 銀
例を示す回路図、第２図は第１図の回路のヒステリシス
特性を示す図、第３図は従来のヒステリシスコンパレー
タを示す回路図である。 Ｑｌ、Ｑ２．Ｑ３．Ｑ４・・・トランジスタ、Ｒ１，Ｒ
２・・・抵抗、１１，１２・・・定電流源。 出願人代理人 弁理士 鈴江武彦 区 Ｃｕ 銀
Claims (5)
- （１）入力用の差動対トランジスタＱ１、Ｑ２と； この差動対トランジスタＱ１、Ｑ２のエミッタ共通接続
点と第１の電位端との間に接続された第１の定電流源と
； 前記差動対トランジスタＱ１、Ｑ２の各コレクタと第２
の電位端との間にそれぞれ接続された抵抗Ｒ１、Ｒ２と
； 前記第１の電位端に一端が接続された第２の定電流源と
； この第２の定電流源の他端と前記差動対トランジスタＱ
１、Ｑ２の各コレクタとの間にそれぞれのエミッタ・コ
レクタ間が接続されると共に互いのベース・コレクタ相
互が接続され、前記差動対トランジスタＱ１、Ｑ２と同
極性を有する負性インピーダンス用のトランジスタＱ３
、Ｑ４とを具備してなることを特徴とするヒステリシス
コンパレータ。 - （２）前記抵抗Ｒ１、Ｒ２の値はほぼ等しく、かつ前記
トランジスタＱ３、Ｑ４のベース・エミッタ間抵抗にほ
ぼ等しいことを特徴とする特許請求の範囲第１項記載の
ヒステリシスコンパレータ。 - （３）前記抵抗Ｒ１、Ｒ２の電圧降下は数＋ｍｖである
ことを特徴とする特許請求の範囲第１項または第２項記
載のヒステリシスコンパレータ。 - （４）前記第１の電位端は動作電源電位であり、前記第
２の電位端は接地電位であり、前記各トランジスタはＰ
ＮＰトランジスタであることを特徴とする特許請求の範
囲第１項記載のヒステリシスコンパレータ。 - （５）前記第１の電位端は接地電位であり、前記第２の
電位端は動作電源電位であり、前記各トランジスタはＮ
ＰＮトランジスタであることを特徴とする特許請求の範
囲第１項記載のヒステリシスコンパレータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62076183A JP2579932B2 (ja) | 1987-03-31 | 1987-03-31 | ヒステリシスコンパレ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62076183A JP2579932B2 (ja) | 1987-03-31 | 1987-03-31 | ヒステリシスコンパレ−タ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63243764A true JPS63243764A (ja) | 1988-10-11 |
| JP2579932B2 JP2579932B2 (ja) | 1997-02-12 |
Family
ID=13598001
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62076183A Expired - Fee Related JP2579932B2 (ja) | 1987-03-31 | 1987-03-31 | ヒステリシスコンパレ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2579932B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5840919A (ja) * | 1981-09-03 | 1983-03-10 | Nec Corp | 電圧比較回路 |
| JPS5992358A (ja) * | 1982-11-19 | 1984-05-28 | Hitachi Ltd | ヒステリシス増幅器 |
-
1987
- 1987-03-31 JP JP62076183A patent/JP2579932B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5840919A (ja) * | 1981-09-03 | 1983-03-10 | Nec Corp | 電圧比較回路 |
| JPS5992358A (ja) * | 1982-11-19 | 1984-05-28 | Hitachi Ltd | ヒステリシス増幅器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2579932B2 (ja) | 1997-02-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |