JPS63244882A - 電荷結合素子の製造方法 - Google Patents
電荷結合素子の製造方法Info
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- JPS63244882A JPS63244882A JP7999687A JP7999687A JPS63244882A JP S63244882 A JPS63244882 A JP S63244882A JP 7999687 A JP7999687 A JP 7999687A JP 7999687 A JP7999687 A JP 7999687A JP S63244882 A JPS63244882 A JP S63244882A
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- Japan
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- layer
- oxide film
- gate
- gate layer
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- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 56
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- 229910052710 silicon Inorganic materials 0.000 claims abstract description 6
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は電荷結合素子の製造方法に関する。
（従来の技術）
周知のようにこの種電荷結合素子において、ポリシリコ
ンゲートコンゲート層を使用して構成されたものはよく
知られている。この場合節１のポリシリコンゲート層と
第２のポリシリコンゲート層とを、シリコン基板の表面
にゲート酸化膜を介して、電荷の移送方向に沿って交互
に設けることによって構成される。
ンゲートコンゲート層を使用して構成されたものはよく
知られている。この場合節１のポリシリコンゲート層と
第２のポリシリコンゲート層とを、シリコン基板の表面
にゲート酸化膜を介して、電荷の移送方向に沿って交互
に設けることによって構成される。
第２図はそのような電荷結合素子の従来の製造方法を説
明するための工程図である。同図によって従来法を説明
すると、まずシリコン基板１の表面に、ゲート酸化膜と
して使用するために、酸化シリコン膜２を成長によって
形成する。そしてその表面に第２図Ｂに示すように、第
１のポリシリコンゲート層３を適当な間隔を隔てて形成
する。
明するための工程図である。同図によって従来法を説明
すると、まずシリコン基板１の表面に、ゲート酸化膜と
して使用するために、酸化シリコン膜２を成長によって
形成する。そしてその表面に第２図Ｂに示すように、第
１のポリシリコンゲート層３を適当な間隔を隔てて形成
する。
そのためにはまず第２図Ａに示すように９表面に一様に
ポリシリコンゲート層４を形成し、これをエツチング法
によりバターニングすることにょって、第２図Ｂに示す
ようにポリシリコンゲート層３を形成する。
ポリシリコンゲート層４を形成し、これをエツチング法
によりバターニングすることにょって、第２図Ｂに示す
ようにポリシリコンゲート層３を形成する。
ついで各ポリシリコンゲート層３の表面を酸化して第２
図ＣのようにＳｉＯ□等のゲート酸化膜５を形成したあ
と、第２のポリシリコンゲート層を各ポリシリコンゲー
ト層３の間に形成する。そのためには第２図りに示すよ
うに、まず全表面にポリシリコンゲート層６を形成し、
これをエツチングによってパターニングする。
図ＣのようにＳｉＯ□等のゲート酸化膜５を形成したあ
と、第２のポリシリコンゲート層を各ポリシリコンゲー
ト層３の間に形成する。そのためには第２図りに示すよ
うに、まず全表面にポリシリコンゲート層６を形成し、
これをエツチングによってパターニングする。
そのためにはまず第２図Ｅに示すように、開口部分を除
いてレジスト７を塗布する。これは通常のフォトエツチ
ング法のように、レジストを塗布したあと、マスクを使
用して露光し、次いで現像することによって形成する。
いてレジスト７を塗布する。これは通常のフォトエツチ
ング法のように、レジストを塗布したあと、マスクを使
用して露光し、次いで現像することによって形成する。
そしてこのレジスト７を使用してエツチングする。これ
によって第２図Ｆに示すように、各ポリシリコンゲート
層３の間に第２のポリシリコンゲート層８が形成される
ようになる。
によって第２図Ｆに示すように、各ポリシリコンゲート
層３の間に第２のポリシリコンゲート層８が形成される
ようになる。
ところで第２図に示す従来法によると、第２のポリシリ
コンゲート層８は第１のポリシリコンゲート層３の間の
みならず、そのポリシリコンゲート層３に部分的に重ね
るように形成している。これは第２図Ｅ、Ｆにおいて示
すようなパターニングにおいて、マスクのずれなどによ
り、ポリシリコンゲート層８がずれることがあるからで
ある。
コンゲート層８は第１のポリシリコンゲート層３の間の
みならず、そのポリシリコンゲート層３に部分的に重ね
るように形成している。これは第２図Ｅ、Ｆにおいて示
すようなパターニングにおいて、マスクのずれなどによ
り、ポリシリコンゲート層８がずれることがあるからで
ある。
すなわちこのようなずれが生ずると、第２図Ｇに示すよ
うにポリシリコンゲート層８とポリシリコンゲート層３
との間に、隙間９が生じるようになる。このような隙間
９が生じると、ポリシリコンゲート層８に電圧を印加し
ても、その電圧に対応した大きさの電荷が移動しないよ
うになり、それだけ電荷の移動効率が低下する。
うにポリシリコンゲート層８とポリシリコンゲート層３
との間に、隙間９が生じるようになる。このような隙間
９が生じると、ポリシリコンゲート層８に電圧を印加し
ても、その電圧に対応した大きさの電荷が移動しないよ
うになり、それだけ電荷の移動効率が低下する。
しかし第２図Ｆに示すように各ポリシリコンゲート層３
，８を部分的に重ねるようにすると、ポリシリコンゲー
ト層８に印加される電圧が、 １５００人程度０薄いゲ
ート酸化１ｌＩ５を介して、ポリシリコンゲート層３に
も分圧されることになり、この場合でも電荷の移動効率
が低下するようになる。
，８を部分的に重ねるようにすると、ポリシリコンゲー
ト層８に印加される電圧が、 １５００人程度０薄いゲ
ート酸化１ｌＩ５を介して、ポリシリコンゲート層３に
も分圧されることになり、この場合でも電荷の移動効率
が低下するようになる。
（発明が解決しようとする問題点）
この発明は第２のポリシリコンゲート層が第１のポリシ
リコンゲート層に部分的にも重なることなく、この種電
荷結合素子を製造することを目的とする。
リコンゲート層に部分的にも重なることなく、この種電
荷結合素子を製造することを目的とする。
（問題点を解決するための手段）
この発明はシリコン基板の表面にゲート酸化膜を形成し
、その表面に第１のポリシリコンゲート層を間隔を置い
て形成するとともに、その第１のポリシリコンゲート層
上に酸化膜を形成し、ついでポリシリコン層を前記酸化
膜の表面および前記ゲート酸化膜上に形成してから、そ
の表面にエツチング除去層を、その表面がほぼ平坦とな
るまで形成し、そのあとこのエツチング除去層と前記ポ
リシリコン層とのエツチング速度がほぼ同じのエツチン
グ条件でエツチング除去層および前記ポリシリコン層の
一部をエツチング除去して、前記酸化膜の表面を露出さ
せ、前記第１のポリシリコンゲート層の間にのみ前記ゲ
ート酸化膜を介して、第２のポリシリコンゲート層を形
成したことを特徴とする。
、その表面に第１のポリシリコンゲート層を間隔を置い
て形成するとともに、その第１のポリシリコンゲート層
上に酸化膜を形成し、ついでポリシリコン層を前記酸化
膜の表面および前記ゲート酸化膜上に形成してから、そ
の表面にエツチング除去層を、その表面がほぼ平坦とな
るまで形成し、そのあとこのエツチング除去層と前記ポ
リシリコン層とのエツチング速度がほぼ同じのエツチン
グ条件でエツチング除去層および前記ポリシリコン層の
一部をエツチング除去して、前記酸化膜の表面を露出さ
せ、前記第１のポリシリコンゲート層の間にのみ前記ゲ
ート酸化膜を介して、第２のポリシリコンゲート層を形
成したことを特徴とする。
（実施例）
この発明の実施例を第１図によって説明する。
なお第２図と同じ符号を付した部分は、同一または対応
する部分を示す、この発明における第１図Ａ−Ｄまでの
工程は、前記した第１図Ａ−Ｄまでの工程と特に相違す
るものでない。
する部分を示す、この発明における第１図Ａ−Ｄまでの
工程は、前記した第１図Ａ−Ｄまでの工程と特に相違す
るものでない。
そのあとこの発明にしたがい、第１図Ｅに示すようにポ
リシリコンゲート層６の全表面にわたって、レジスト塗
布によりエツチングの可能なエツチング除去層１１を、
その表面がほぼ平坦となるまで形成する。
リシリコンゲート層６の全表面にわたって、レジスト塗
布によりエツチングの可能なエツチング除去層１１を、
その表面がほぼ平坦となるまで形成する。
そのあとこのエツチング除去層１１の表面からドライエ
ツチングを行なうのであるが、このエツチングはエツチ
ング層１１の全表面から行なうので１通常のエツチング
法とは異なり、パターニングをともなわないので、マス
クをなんら必要としない。
ツチングを行なうのであるが、このエツチングはエツチ
ング層１１の全表面から行なうので１通常のエツチング
法とは異なり、パターニングをともなわないので、マス
クをなんら必要としない。
そしてこのエツチングはポリシリコンゲート層６のエツ
チング速度とほぼ同じのエツチング条件で行なう、した
がってエツチングの進行によりエツチング除去層１１が
除去されたあと、あるいはその途中からポリシリコンゲ
ート層６が同じエツチング条件でエツチングされるよう
になる。上記エツチングレート設定の下で、エツチング
除去層１１をほぼ平坦に形成しているので、エツチング
されていく表面は常にほぼフラットな面となる。
チング速度とほぼ同じのエツチング条件で行なう、した
がってエツチングの進行によりエツチング除去層１１が
除去されたあと、あるいはその途中からポリシリコンゲ
ート層６が同じエツチング条件でエツチングされるよう
になる。上記エツチングレート設定の下で、エツチング
除去層１１をほぼ平坦に形成しているので、エツチング
されていく表面は常にほぼフラットな面となる。
このようなエツチングは、ポリシリコンゲートＮ３の表
面のゲート酸化膜５と同一平面またはこれより低い平面
まで行なう。これによって第１図Ｆに示すようにポリシ
リコンゲート層３の間を埋めるように、しかもこれに重
ねられることのないように、第２のポリシリコンゲート
層８が形成されるようになる。
面のゲート酸化膜５と同一平面またはこれより低い平面
まで行なう。これによって第１図Ｆに示すようにポリシ
リコンゲート層３の間を埋めるように、しかもこれに重
ねられることのないように、第２のポリシリコンゲート
層８が形成されるようになる。
（発明の効果）
以上詳述したようにこの発明によれば、第２のポリシリ
コンゲート層を第１のポリシリコンゲート層になんら重
ねられることなく形成できるようになり、したがって電
荷の移送効率が従来構成のものよりも充分に高い電荷結
合素子を製造することができるし、また第２のポリシリ
コンゲート層の形成のために、特にマスキングを必要と
しないので、それだけ製造工程が簡略化されるといった
効果を奏する。
コンゲート層を第１のポリシリコンゲート層になんら重
ねられることなく形成できるようになり、したがって電
荷の移送効率が従来構成のものよりも充分に高い電荷結
合素子を製造することができるし、また第２のポリシリ
コンゲート層の形成のために、特にマスキングを必要と
しないので、それだけ製造工程が簡略化されるといった
効果を奏する。
第１図はこの発明の実施例方法を説明するための工程図
、第２図は従来方法を説明するための工程図である。 １・・・シリコン基板、２・・・ゲート酸化膜、３・・
・第１のポリシリコンゲート層、５・・・酸化膜、６・
・・第２のポリシリコンゲート層、１１・・・エツチン
グ除去層、
、第２図は従来方法を説明するための工程図である。 １・・・シリコン基板、２・・・ゲート酸化膜、３・・
・第１のポリシリコンゲート層、５・・・酸化膜、６・
・・第２のポリシリコンゲート層、１１・・・エツチン
グ除去層、
Claims (1)
- シリコン基板の表面にゲート酸化膜を形成し、その表面
に第１のポリシリコンゲート層を間隔を置いて形成する
とともに、その第１のポリシリコンゲート層上に酸化膜
を形成し、ついでポリシリコン層を前記酸化膜の表面お
よび前記ゲート酸化膜上に形成してから、その表面にエ
ッチング除去層を、その表面がほぼ平坦となるまで形成
し、そのあとこのエッチング除去層と前記ポリシリコン
層とのエッチング速度がほぼ同じのエッチング条件でエ
ッチング除去層および前記ポリシリコン層の一部をエッ
チング除去して、前記酸化膜の表面を露出させ、前記第
１のポリシリコンゲート層の間にのみ前記ゲート酸化膜
を介して、第２のポリシリコンゲート層を形成してなる
電荷結合素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7999687A JPS63244882A (ja) | 1987-03-31 | 1987-03-31 | 電荷結合素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7999687A JPS63244882A (ja) | 1987-03-31 | 1987-03-31 | 電荷結合素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63244882A true JPS63244882A (ja) | 1988-10-12 |
Family
ID=13705910
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7999687A Pending JPS63244882A (ja) | 1987-03-31 | 1987-03-31 | 電荷結合素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63244882A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5017515A (en) * | 1989-10-02 | 1991-05-21 | Texas Instruments Incorporated | Process for minimizing lateral distance between elements in an integrated circuit by using sidewall spacers |
| US5139962A (en) * | 1990-02-13 | 1992-08-18 | Oki Electric Industry Co., Ltd. | MOS fabrication method with self-aligned gate |
| US5240873A (en) * | 1991-09-14 | 1993-08-31 | Gold Star Electronics | Method of making charge transfer device |
| US5314836A (en) * | 1992-09-15 | 1994-05-24 | Eastman Kodak Company | Method of making a single electrode level CCD |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62126672A (ja) * | 1985-11-27 | 1987-06-08 | Mitsubishi Electric Corp | 電荷転送装置の製造方法 |
-
1987
- 1987-03-31 JP JP7999687A patent/JPS63244882A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62126672A (ja) * | 1985-11-27 | 1987-06-08 | Mitsubishi Electric Corp | 電荷転送装置の製造方法 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5017515A (en) * | 1989-10-02 | 1991-05-21 | Texas Instruments Incorporated | Process for minimizing lateral distance between elements in an integrated circuit by using sidewall spacers |
| US5139962A (en) * | 1990-02-13 | 1992-08-18 | Oki Electric Industry Co., Ltd. | MOS fabrication method with self-aligned gate |
| US5240873A (en) * | 1991-09-14 | 1993-08-31 | Gold Star Electronics | Method of making charge transfer device |
| US5314836A (en) * | 1992-09-15 | 1994-05-24 | Eastman Kodak Company | Method of making a single electrode level CCD |
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