JPH02133920A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH02133920A JPH02133920A JP63288362A JP28836288A JPH02133920A JP H02133920 A JPH02133920 A JP H02133920A JP 63288362 A JP63288362 A JP 63288362A JP 28836288 A JP28836288 A JP 28836288A JP H02133920 A JPH02133920 A JP H02133920A
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- Japan
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- impurity layer
- well
- mask
- tungsten
- insulating film
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Links
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野１
本発明は両ウェル（ｐ＋ｎウェル）構造の形成する際に
、フォトリソ工程を１回に削減し、フォトマスクも１枚
に削減する半導体装置の製造方法に関する。
、フォトリソ工程を１回に削減し、フォトマスクも１枚
に削減する半導体装置の製造方法に関する。
［発明の概要］
本発明は絶縁物をマスクとしてイオン注入法により不純
物層を形成した後、前記不純物層上に選択ＣＶＤ技術に
より、タングステンを成長させ絶縁膜を除去した後、そ
れをマスクとして前記不純物の逆のクイブの不純物をイ
オン注入法により打込み、不純物層を形成する。そして
熱処理によりそれぞれの不純物層を拡散させる事により
、両ウェル構造のデバイスを形成するものである。
物層を形成した後、前記不純物層上に選択ＣＶＤ技術に
より、タングステンを成長させ絶縁膜を除去した後、そ
れをマスクとして前記不純物の逆のクイブの不純物をイ
オン注入法により打込み、不純物層を形成する。そして
熱処理によりそれぞれの不純物層を拡散させる事により
、両ウェル構造のデバイスを形成するものである。
［従来の技術］
第２図（ａ）〜（ｅ）に従来の両ウェルな形成するとき
の製造工程順の断面図を示す。
の製造工程順の断面図を示す。
第２図（ａ）に示す様に半導体基板１上にフォトレジス
ト３を全面にコートし、フォトリソ技術によりＰウェル
となる部分のフォトレジスト３を除去する。
ト３を全面にコートし、フォトリソ技術によりＰウェル
となる部分のフォトレジスト３を除去する。
第２図（ｂ）に示す様に前記フォトレジスト３をマスク
としてイオン注入法によりＰ型不純物層４を形成する。
としてイオン注入法によりＰ型不純物層４を形成する。
そして第２図（Ｃ）に示す様に前記フォトマスク３を全
て除去した後、新たにフォトレジストをコートし、フォ
トリソ技術によりＰ型不純物層上にフォトレジスト３が
残る様にバターニングを行う。
て除去した後、新たにフォトレジストをコートし、フォ
トリソ技術によりＰ型不純物層上にフォトレジスト３が
残る様にバターニングを行う。
第２図（ｄ）に示す様に前回と同じ様にフォトレジスト
３をマスクとして今度はＮ型の不純物をイオン注入法に
より打込み、Ｎ型不純物層６を形成する。
３をマスクとして今度はＮ型の不純物をイオン注入法に
より打込み、Ｎ型不純物層６を形成する。
最後に第２図（ｅ）に示す様に熱処理を行い、それぞれ
の不純物層を拡散させ、Ｐウェル７とＮウェル８を形成
する。
の不純物層を拡散させ、Ｐウェル７とＮウェル８を形成
する。
以上のような、１つのウェルに対して１回のフォトリソ
工程が必要な両ウェル形成の製造方法が知られていた。
工程が必要な両ウェル形成の製造方法が知られていた。
（発明が解決しようとする課題］
しかし、従来の製造方法は、各ウェルに対して１回のフ
ォトリソ工程が必要なため、フォトリソ工程を絶対に２
回必要、フォトマスクも２枚必要とした。さらにフォト
リソを２回行なわなければばならないため、マスクずれ
が生じウェル間でずれるという欠点があった。
ォトリソ工程が必要なため、フォトリソ工程を絶対に２
回必要、フォトマスクも２枚必要とした。さらにフォト
リソを２回行なわなければばならないため、マスクずれ
が生じウェル間でずれるという欠点があった。
そこで、本発明は従来のこのような欠点を解決するため
、片方のウェルな自己整合によって形成させる事によっ
て、フォトリソ工程を１回に、またウェル同士のずれが
ない、両ウェルの形成を目的とした。
、片方のウェルな自己整合によって形成させる事によっ
て、フォトリソ工程を１回に、またウェル同士のずれが
ない、両ウェルの形成を目的とした。
〔課題を解決するための手段］
上記課題を解決するために、本発明は、絶縁膜をマスク
として片ウェルとなる不純物層をイオン注入法により形
成後、不純物層上に選択ＣＶＤ技術によりタングステン
を成長させ、今度はそのタングステンをマスクにもう一
方のウェルとなる不純物層をイオン注入法により形成す
る事により、フォトリソ工程を１回に削減し、ウェル同
士のずれをなくする事ができた。
として片ウェルとなる不純物層をイオン注入法により形
成後、不純物層上に選択ＣＶＤ技術によりタングステン
を成長させ、今度はそのタングステンをマスクにもう一
方のウェルとなる不純物層をイオン注入法により形成す
る事により、フォトリソ工程を１回に削減し、ウェル同
士のずれをなくする事ができた。
【作用］
上記の選択ＣＶＤ技術によりタングステンを選択成長さ
せ、それをマスクとして一方のウェルとなる不純物層を
自己整合的に形成する事により、フォトリソ工程、フォ
トマスクの肖り減、フォトリソ工程によるマスク合せず
れで生じるウェル同士のずれをなくする事ができた。
せ、それをマスクとして一方のウェルとなる不純物層を
自己整合的に形成する事により、フォトリソ工程、フォ
トマスクの肖り減、フォトリソ工程によるマスク合せず
れで生じるウェル同士のずれをなくする事ができた。
［実施例］
以下に本発明の実施例を第１図（ａ）〜（ｅ）に示す製
造工程順断面図に基づいて説明する。
造工程順断面図に基づいて説明する。
第１図（ａ）に示す様に半導体基板ｌ全面に絶縁膜２を
堆積させ、その上にフォトレジスト３を全面にコートし
、フォトリソ技術によりＰウェルとなる部分のフォトレ
ジスト３を除去する。
堆積させ、その上にフォトレジスト３を全面にコートし
、フォトリソ技術によりＰウェルとなる部分のフォトレ
ジスト３を除去する。
第１図（ｂ）に示す様に前記フォトレジスト３をマスク
として、絶縁膜２をエツチングした後、Ｐ型不純物をイ
オン注入法により打込みＰ型不純物層４を形成する。
として、絶縁膜２をエツチングした後、Ｐ型不純物をイ
オン注入法により打込みＰ型不純物層４を形成する。
そして第１図（ｃ）に示す様に、ｉ！！択ＣＶＤ技術に
より前記Ｐ型不純物層４上のみにタングステン５を選択
成長させる。
より前記Ｐ型不純物層４上のみにタングステン５を選択
成長させる。
第１図（ｄ）に示す様に、絶縁膜２を全て除去した後、
タングステン５をマスクとしてイオン注入によりＮ型不
純物を打込みＮ型不純物層６を形成する。
タングステン５をマスクとしてイオン注入によりＮ型不
純物を打込みＮ型不純物層６を形成する。
最後に第１図（ｅ）に示す様に熱処理を行い、それぞれ
の不純物層を拡散させ、Ｐウェル７とＮウェル８を形成
する。
の不純物層を拡散させ、Ｐウェル７とＮウェル８を形成
する。
以上の様な工程から、フォトリソ工程を１回だけで両ウ
ェルを形成し、自己整合でウェルを形成するため、ウェ
ル間のずれがない形成方法が得られた。
ェルを形成し、自己整合でウェルを形成するため、ウェ
ル間のずれがない形成方法が得られた。
［発明の効果］
本発明は、自己整合的にウェルを形成するため、フォト
リソ工程にあるマスクの合せずれによるウェル間のずれ
はまった（なくするという効果がある。またフォトマス
ク、）オトリソ工程の削減できる効果もある。
リソ工程にあるマスクの合せずれによるウェル間のずれ
はまった（なくするという効果がある。またフォトマス
ク、）オトリソ工程の削減できる効果もある。
第１図（ａ）〜（ｅ）は本発明の半導体装置の製造方法
の工程順断面図、第２図（ａ）〜（ｅ）は従来の半導体
装置の製造方法の工程順断面図である。 ・半導体基板 ・絶縁膜 ・フォトレジスト ・Ｐ型不純物層 ・タングステン ・Ｎ型不純物層 Ｐウェル ・Ｎウェル
の工程順断面図、第２図（ａ）〜（ｅ）は従来の半導体
装置の製造方法の工程順断面図である。 ・半導体基板 ・絶縁膜 ・フォトレジスト ・Ｐ型不純物層 ・タングステン ・Ｎ型不純物層 Ｐウェル ・Ｎウェル
Claims (1)
- 【特許請求の範囲】 半導体基板上に絶縁膜を堆積させ、フォトレジストをコ
ートしフォトリソ技術によりパターニングする工程と、 前記フォトレジストをマスクとして絶縁膜をエッチング
し、イオン注入法により不純物層を形成する工程と、 前記不純物層上にタングステンを選択的に成長させた後
、絶縁膜を除去する工程と、 前記タングステンをマスクとしてイオン注入法により不
純物層を形成し、熱処理により両ウェル形成する工程と
からなる半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63288362A JPH02133920A (ja) | 1988-11-15 | 1988-11-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63288362A JPH02133920A (ja) | 1988-11-15 | 1988-11-15 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02133920A true JPH02133920A (ja) | 1990-05-23 |
Family
ID=17729221
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63288362A Pending JPH02133920A (ja) | 1988-11-15 | 1988-11-15 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02133920A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5449637A (en) * | 1991-05-08 | 1995-09-12 | Seiko Instruments, Inc. | Method of producing low and high voltage MOSFETs with reduced masking steps |
| JPH0945794A (ja) * | 1995-07-26 | 1997-02-14 | Lg Semicon Co Ltd | 半導体素子のツインウェルの形成方法 |
-
1988
- 1988-11-15 JP JP63288362A patent/JPH02133920A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5449637A (en) * | 1991-05-08 | 1995-09-12 | Seiko Instruments, Inc. | Method of producing low and high voltage MOSFETs with reduced masking steps |
| JPH0945794A (ja) * | 1995-07-26 | 1997-02-14 | Lg Semicon Co Ltd | 半導体素子のツインウェルの形成方法 |
| US5661067A (en) * | 1995-07-26 | 1997-08-26 | Lg Semicon Co., Ltd. | Method for forming twin well |
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