JPS63245254A - スイツチングレギユレ−タ - Google Patents
スイツチングレギユレ−タInfo
- Publication number
- JPS63245254A JPS63245254A JP7668987A JP7668987A JPS63245254A JP S63245254 A JPS63245254 A JP S63245254A JP 7668987 A JP7668987 A JP 7668987A JP 7668987 A JP7668987 A JP 7668987A JP S63245254 A JPS63245254 A JP S63245254A
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- JP
- Japan
- Prior art keywords
- regulator
- pulse width
- circuit
- switching
- width control
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的〕
（産業上の利用分野）
この発明は、例えばＶＴＲ（ビデオテープレコーダ）等
に用いられるスイッチングレギュレータに関する。
に用いられるスイッチングレギュレータに関する。
（従来の技術）
複数の出力をもつスイッチングレギュレータにおいて、
各レギュレータ部のスイッチング周波数を別個の発振回
路によって個々に設定すると、出力のノイズにビートが
起り、ノイズが大きくなったり小さくなったりすること
がある。同様にリップルについても発生すふことがある
。このようにビートによって発生する周波数は数ヘルツ
乃至数十ヘルツと低いため、フィルタで減衰させること
も非常に困難であり、ＶＴＲに用いた場合にはビデオ信
号の品質が劣化することもある。
各レギュレータ部のスイッチング周波数を別個の発振回
路によって個々に設定すると、出力のノイズにビートが
起り、ノイズが大きくなったり小さくなったりすること
がある。同様にリップルについても発生すふことがある
。このようにビートによって発生する周波数は数ヘルツ
乃至数十ヘルツと低いため、フィルタで減衰させること
も非常に困難であり、ＶＴＲに用いた場合にはビデオ信
号の品質が劣化することもある。
このように制御間隔を個々に行なうとビート陣害を生じ
て他の回路に影響を及ぼすため、一般には各スイッチン
グ制御間隔の同期をとっている。
て他の回路に影響を及ぼすため、一般には各スイッチン
グ制御間隔の同期をとっている。
第３図はその構成を示すもので、１１は第１のレギュレ
ータ部、１２は第２のレギュレー タ部、１３は同期信
号発生器である。第１及び第２のレギュレータ部１１１
２は共に同一構成であり、同一の直流電圧Ｖ［ｎを入力
してスイッチング出力するスイッチングトランジスタＱ
ｌ、Ｑ２と、このスイ・ソチングトランジスタの出力電
圧を平滑出力するためのダイオードＤｉ、Ｄ２、インダ
クタＬｉＬ２及びコンデンサＣ１，Ｃ２と、ス・ｆツ千
ングトランジスタＱ１．Ｑ２のスイッチングパルス幅を
（壬範に制御して前記平滑電圧Ｖｏｕｔ １． 、 Ｖ
Ｏｔｌｌ、 ２を調整するパルス幅制御（ＰＷＭ’）回
路ＡＩ、Ａ２で構成され、各平滑電圧Ｖｏｕｔ ｌ 、
Ｖｏｕｔ ２は合成出力されるようになっている。
ータ部、１２は第２のレギュレー タ部、１３は同期信
号発生器である。第１及び第２のレギュレータ部１１１
２は共に同一構成であり、同一の直流電圧Ｖ［ｎを入力
してスイッチング出力するスイッチングトランジスタＱ
ｌ、Ｑ２と、このスイ・ソチングトランジスタの出力電
圧を平滑出力するためのダイオードＤｉ、Ｄ２、インダ
クタＬｉＬ２及びコンデンサＣ１，Ｃ２と、ス・ｆツ千
ングトランジスタＱ１．Ｑ２のスイッチングパルス幅を
（壬範に制御して前記平滑電圧Ｖｏｕｔ １． 、 Ｖ
Ｏｔｌｌ、 ２を調整するパルス幅制御（ＰＷＭ’）回
路ＡＩ、Ａ２で構成され、各平滑電圧Ｖｏｕｔ ｌ 、
Ｖｏｕｔ ２は合成出力されるようになっている。
すなわち、同期信号発生器１３から第４図（ａ）に示す
ような同期信号ＣＰＯか出力され、各Ｐ Ｗ Ｍ回路Ａ
Ｌ、Ａ２のオン時間がそれぞれｔｌ。
ような同期信号ＣＰＯか出力され、各Ｐ Ｗ Ｍ回路Ａ
Ｌ、Ａ２のオン時間がそれぞれｔｌ。
Ｃ２に設定されているものとすると、スイッチングトラ
ンジスタＱｌ、Ｑ２のオン期間はそれぞれ第４図（ｂ）
、（ｃ）に示すようになり、同期信号の入力によってオ
ン・タイミング（オフ・タイミングの場合もある）の同
期がとられる。この場合、各トランジスタＱ１．Ｑ２の
出力電流ＩＩ。
ンジスタＱｌ、Ｑ２のオン期間はそれぞれ第４図（ｂ）
、（ｃ）に示すようになり、同期信号の入力によってオ
ン・タイミング（オフ・タイミングの場合もある）の同
期がとられる。この場合、各トランジスタＱ１．Ｑ２の
出力電流ＩＩ。
■２はインダクタＬＬ、Ｌ２の誘導電流により第４図（
ｄ）、（ｅ）に示すようになり、各レギ」レーク部１１
．１２の加算電流１１＋１２は第４図（ｆ）に示すよう
になる。
ｄ）、（ｅ）に示すようになり、各レギ」レーク部１１
．１２の加算電流１１＋１２は第４図（ｆ）に示すよう
になる。
（発明が解決しようとする問題点）
しかし、なから、１−記のような従来のスイ・７−ｆン
グレギュレータにおける開明制御手段′−Ｓは、スイッ
チングするタイミングが重なるため、トランジスタのオ
ン（またはヤフ）時に発生するノイズが大きくなり、そ
のノイズ絶対値が大きいという欠点がある。また、それ
ぞれのレギュレータ部のオン時間が必然的に市なるため
、入力電流のピーク電流か各レギュレータ部のピーク電
流より太き（なる。この場合、ソース電源の出力電流の
実幼値の大きいものとなる。
グレギュレータにおける開明制御手段′−Ｓは、スイッ
チングするタイミングが重なるため、トランジスタのオ
ン（またはヤフ）時に発生するノイズが大きくなり、そ
のノイズ絶対値が大きいという欠点がある。また、それ
ぞれのレギュレータ部のオン時間が必然的に市なるため
、入力電流のピーク電流か各レギュレータ部のピーク電
流より太き（なる。この場合、ソース電源の出力電流の
実幼値の大きいものとなる。
尚、第３図の回路では、フォワードチョッパ方式による
１／ギユレータであるために、トランジスタのデエーテ
ィに制限を発生しないか、ブーストヂョッパやフライベ
ックチョッパの場合にはデユーディを５０％程度に制限
する必要かあるため、各レギュレータ部にデ・・Ｉドタ
イムコントロール回路を付ＩＪ口する必要があり、回路
が複雑で信・１ｊ性１．７）低いものとなっている。
１／ギユレータであるために、トランジスタのデエーテ
ィに制限を発生しないか、ブーストヂョッパやフライベ
ックチョッパの場合にはデユーディを５０％程度に制限
する必要かあるため、各レギュレータ部にデ・・Ｉドタ
イムコントロール回路を付ＩＪ口する必要があり、回路
が複雑で信・１ｊ性１．７）低いものとなっている。
この発明は上記のような問題を解決するためになされた
もので、ビー トによるリップルや５ノイズの発生がな
く、入力の実効電流も少なく、回路横Ｉ夕も簡単ｔよス
イッチング１７．・ギュレータを提供することを目的と
する。
もので、ビー トによるリップルや５ノイズの発生がな
く、入力の実効電流も少なく、回路横Ｉ夕も簡単ｔよス
イッチング１７．・ギュレータを提供することを目的と
する。
し発明の構成〕
（問題点を解決する７′７．めの手段）ｌ−記］」的を
達成するためにこの発明に係るスイッチングレギューン
は、直流電圧をスイッチレグ出力するスイッチング素子
と、このスイッチング素子の出力電圧を平滑出力する宅
滑回路と、前ルビ、ン、イツチング素子に対するスイッ
チングパルス幅を任意に制御して前記平滑回路の出力電
圧を調整するパルス幅制御回路とを存する複数のレギュ
レーフ部にそれぞれ同二直流電圧を人力【７、各パルス
幅制御回路を一定の同期間隔でそれぞれ任意に制御して
安定化するｔＱ数の出力を得るスイ・ソチンゲレギュレ
ータにおいて、互いに重ならない位置にかつ互いに市な
らないパルス幅のＮ数の同期パルス信号を発生する同期
パルス信号ｈす主回路と、この同期パルス信号発生回路
から出力されるｍ Ｒｋの同期パルス信号をそれぞれ前
記複数の［・ギ、！４−タ部の各パルス幅制御回路に供
給し、Ｃその同期制御タイミングをずらし、かつパルス
幅制御範囲炎同期パルス信号入力期間に１；す限するパ
ルスｕ ｆｉ制御子段とを具備して構成される。
達成するためにこの発明に係るスイッチングレギューン
は、直流電圧をスイッチレグ出力するスイッチング素子
と、このスイッチング素子の出力電圧を平滑出力する宅
滑回路と、前ルビ、ン、イツチング素子に対するスイッ
チングパルス幅を任意に制御して前記平滑回路の出力電
圧を調整するパルス幅制御回路とを存する複数のレギュ
レーフ部にそれぞれ同二直流電圧を人力【７、各パルス
幅制御回路を一定の同期間隔でそれぞれ任意に制御して
安定化するｔＱ数の出力を得るスイ・ソチンゲレギュレ
ータにおいて、互いに重ならない位置にかつ互いに市な
らないパルス幅のＮ数の同期パルス信号を発生する同期
パルス信号ｈす主回路と、この同期パルス信号発生回路
から出力されるｍ Ｒｋの同期パルス信号をそれぞれ前
記複数の［・ギ、！４−タ部の各パルス幅制御回路に供
給し、Ｃその同期制御タイミングをずらし、かつパルス
幅制御範囲炎同期パルス信号入力期間に１；す限するパ
ルスｕ ｆｉ制御子段とを具備して構成される。
（作用）
」二ｊ己構成１こよるスイッチングレギコ、レー クー
ごは、名パルス幅制御回路のパルス幅制御範囲か同期パ
ルス信号入力期間内に制限され、さらに各・（ルス幅制
御回路に入力される同期パルス信づかり。
ごは、名パルス幅制御回路のパルス幅制御範囲か同期パ
ルス信号入力期間内に制限され、さらに各・（ルス幅制
御回路に入力される同期パルス信づかり。
い１５ｆ′れているので、スイッチング素子のオン時間
は重ならない。
は重ならない。
（実施例）
以下、第１図及び第２図を参照してこの発明の一実施例
を説明する。
を説明する。
第１図は第３図に示した回路にこの発明を適用した場合
の構成を示すものである。第１図において第３図と同一
部分には同一符号を付して示し、その説明を省略する。
の構成を示すものである。第１図において第３図と同一
部分には同一符号を付して示し、その説明を省略する。
すなわち、このスイッチングレギュレータでは同期パル
ス信号発生器１４によりデユーティ５０％で互いに逆位
相の２相同期パルス信号（以下、第１及び第２の同期パ
ルス信号と称する）ＣＰＩ。
ス信号発生器１４によりデユーティ５０％で互いに逆位
相の２相同期パルス信号（以下、第１及び第２の同期パ
ルス信号と称する）ＣＰＩ。
ＣＦ２を生成している。第１の同期パルス信号ＣＰ１は
第１のレギュレータ部１１のＰＷＭ回路ＡＩに供給され
、第２の同期パルス信号ＣＰ２は第２のレギュレータ部
１２のＰＷＭ回路Ａ２に供給される。各レギュレータ部
１１． １２のＰＷＭ回路Ａｌ、Ａ２はそれぞれパル幅
制御範囲が同期パルス信号の入力期間内に制限される。
第１のレギュレータ部１１のＰＷＭ回路ＡＩに供給され
、第２の同期パルス信号ＣＰ２は第２のレギュレータ部
１２のＰＷＭ回路Ａ２に供給される。各レギュレータ部
１１． １２のＰＷＭ回路Ａｌ、Ａ２はそれぞれパル幅
制御範囲が同期パルス信号の入力期間内に制限される。
上記構成において、以下第２図を参照してその動作につ
いて説明する。
いて説明する。
すなわち、同期信号発生器１４は、第２図（ａ）、（ｂ
）に示すように互いに逆相のデユーティ５０％の第１及
び第２の同期信号ＣＰＩ。
）に示すように互いに逆相のデユーティ５０％の第１及
び第２の同期信号ＣＰＩ。
ＣＦ２を発生している。各レギュレータ部ＡＩ。
Ａ２はそれぞれ第１及び第２の同期パルス信号ＣＰＩ、
ＣＰ２によってそのパルス幅制御範囲が制限される。こ
こで、第４図に示した場合と同様に、各ＰＷＭ回路Ａｔ
、Ａ２のオン時間をそれぞれｔｌ、、ｔ２に設定すると
、スイッチングトランジスタＱｌ、Ｑ２の各オン期間は
それぞれ同図（ｃ）、（ｄ）に示すようになり、第１及
び第２の同期パルス信号ＣＰＩ、ＣＰ２の入力によって
互いに１８０’位相のずれた状態で同期がとられる。こ
の場合、各トランジスタＱｌ、Ｑ２の出力電流１１．Ｉ
２はインダクタＬＬ、Ｌ２の誘導電流により同図（ｅ）
、（ｆ）に示すようになるが、それぞれ出力期間が異な
るため、各レギュレータ部１１．１２の加算電流１１＋
Ｉ２は同図（ｇ）に示すようになる。
ＣＰ２によってそのパルス幅制御範囲が制限される。こ
こで、第４図に示した場合と同様に、各ＰＷＭ回路Ａｔ
、Ａ２のオン時間をそれぞれｔｌ、、ｔ２に設定すると
、スイッチングトランジスタＱｌ、Ｑ２の各オン期間は
それぞれ同図（ｃ）、（ｄ）に示すようになり、第１及
び第２の同期パルス信号ＣＰＩ、ＣＰ２の入力によって
互いに１８０’位相のずれた状態で同期がとられる。こ
の場合、各トランジスタＱｌ、Ｑ２の出力電流１１．Ｉ
２はインダクタＬＬ、Ｌ２の誘導電流により同図（ｅ）
、（ｆ）に示すようになるが、それぞれ出力期間が異な
るため、各レギュレータ部１１．１２の加算電流１１＋
Ｉ２は同図（ｇ）に示すようになる。
したがって、上記のように構成したスイッチングレギュ
レータは、スイッチングするタイミングが重ならないの
で、出力電圧のリップルが少なくなると共にトランジス
タのオン（またはオフ）時にもノイズが小さくなり、ま
た入力電流のピーク電流が各レギュレータ部のピーク電
流と重ならないため、入力の実効電流も低く設定できる
。さらに、各ＰＷＭ回路が同期パルス信号のデユーティ
５０％に制限されるので、ブーストチョッパ方式やフラ
イバックチョッパ方式であっても、各レギュレータ部に
デッドタイムコントロール回路を付加する必要がなくな
り、回路が簡略化され、信頓性の向上に寄与することが
できる。
レータは、スイッチングするタイミングが重ならないの
で、出力電圧のリップルが少なくなると共にトランジス
タのオン（またはオフ）時にもノイズが小さくなり、ま
た入力電流のピーク電流が各レギュレータ部のピーク電
流と重ならないため、入力の実効電流も低く設定できる
。さらに、各ＰＷＭ回路が同期パルス信号のデユーティ
５０％に制限されるので、ブーストチョッパ方式やフラ
イバックチョッパ方式であっても、各レギュレータ部に
デッドタイムコントロール回路を付加する必要がなくな
り、回路が簡略化され、信頓性の向上に寄与することが
できる。
尚、上記実施例では、レギュレータ部が２個の場合につ
いて説明したが、レギュレータ部がｎ個の場合には、同
期パルス信号発生器１４において、互いに異なる位置に
、かつ互いに重ならないパルス幅のｎ個の同期パルス信
号を生成し、各同期パルス信号をそれぞれのレギュレー
タ部のＰＷＭ回路に入力して、その制御タイミングをず
らし、かつパルス幅制御範囲を制限するようにすること
も可能である。また、同じ同期パルスを複数で使用する
ときは、各レギュレータ部のスイッチングトランジスタ
の出力電流の合計値ができるだけ近くなるようにＰＷＭ
回路のパルス幅を分配すれば、より大きな効果が得られ
る。
いて説明したが、レギュレータ部がｎ個の場合には、同
期パルス信号発生器１４において、互いに異なる位置に
、かつ互いに重ならないパルス幅のｎ個の同期パルス信
号を生成し、各同期パルス信号をそれぞれのレギュレー
タ部のＰＷＭ回路に入力して、その制御タイミングをず
らし、かつパルス幅制御範囲を制限するようにすること
も可能である。また、同じ同期パルスを複数で使用する
ときは、各レギュレータ部のスイッチングトランジスタ
の出力電流の合計値ができるだけ近くなるようにＰＷＭ
回路のパルス幅を分配すれば、より大きな効果が得られ
る。
また、スイッチングトランジスタはバイポーラトランジ
スタに限らず、電界効果トランジスタ等、他のスイッチ
素子でもよい、ことはいうまでもない。
スタに限らず、電界効果トランジスタ等、他のスイッチ
素子でもよい、ことはいうまでもない。
［発明の効果コ
以上述べたようにこの発明によれば、ビートによるリッ
プルやノイズの発生がなく、入力の実効電流も少なく、
回路構成も簡単なスイッチングレギュレータを提供する
ことができる。
プルやノイズの発生がなく、入力の実効電流も少なく、
回路構成も簡単なスイッチングレギュレータを提供する
ことができる。
第１図はこの発明に係るスイッチングレギュレータの一
実施例を示す回路図、第２図は同実施例の動作を説明す
るためのタイミング波形図、第３図は従来のスイッチン
グレギュレータの構成を示す回路図、第４図は従来回路
の動作を説明するためのタイミング波形図である。 １１．１２・・・レギュレータ部、１３・・・同期信号
発生器、１４・・・２相同期パルス信号発生器、Ａｌ、
Ａ２・・・ＰＷＭ回路、ＣＰｌ、ＣＦ２・・・同期パル
ス信号。 出願人代理人 弁理士 鈴江武彦 、旧 第１図 第２図 第３図
実施例を示す回路図、第２図は同実施例の動作を説明す
るためのタイミング波形図、第３図は従来のスイッチン
グレギュレータの構成を示す回路図、第４図は従来回路
の動作を説明するためのタイミング波形図である。 １１．１２・・・レギュレータ部、１３・・・同期信号
発生器、１４・・・２相同期パルス信号発生器、Ａｌ、
Ａ２・・・ＰＷＭ回路、ＣＰｌ、ＣＦ２・・・同期パル
ス信号。 出願人代理人 弁理士 鈴江武彦 、旧 第１図 第２図 第３図
Claims (1)
- 直流電圧をスイッチング出力するスイッチング素子と、
このスイッチング素子の出力電圧を平滑出力する平滑回
路と、前記スイッチング素子に対するスイッチングパル
ス幅を任意に制御して前記平滑回路の出力電圧を調整す
るパルス幅制御回路とを有する複数のレギュレータ部に
それぞれ同一直流電圧を入力し、各パルス幅制御回路を
一定の間隔でそれぞれ任意に制御し、各レギュレータ部
の出力電圧を安定化するスイッチングレギュレータにお
いて、互いに重ならない位置にかつ互いに重ならないパ
ルス幅の複数の同期パルス信号を発生する同期パルス信
号発生回路と、この同期パルス信号発生回路から出力さ
れる複数の同期パルス信号をそれぞれ前記複数のレギュ
レータ部の各パルス幅制御回路に供給してその同期制御
タイミングをずらし、かつパルス幅制御範囲を同期パル
ス信号入力期間に制限するパルス幅制御手段とを具備す
るスイッチングレギュレータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7668987A JPS63245254A (ja) | 1987-03-30 | 1987-03-30 | スイツチングレギユレ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7668987A JPS63245254A (ja) | 1987-03-30 | 1987-03-30 | スイツチングレギユレ−タ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63245254A true JPS63245254A (ja) | 1988-10-12 |
Family
ID=13612427
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7668987A Pending JPS63245254A (ja) | 1987-03-30 | 1987-03-30 | スイツチングレギユレ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63245254A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0296131A (ja) * | 1988-06-23 | 1990-04-06 | Asahi Chem Ind Co Ltd | 非感光性熱現像型乾式銀塩材料 |
| JP2003527062A (ja) * | 2000-03-14 | 2003-09-09 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 低電力モード中の多相スイッチング電源の向上した効率 |
| JP2006304419A (ja) * | 2005-04-18 | 2006-11-02 | Cosel Co Ltd | 多重電源システム |
| JP2011511609A (ja) * | 2008-01-24 | 2011-04-07 | コンティネンタル オートモーティブ システムズ ユーエス， インコーポレイティッド | 多段スイッチング電源 |
| JP2011200092A (ja) * | 2010-03-24 | 2011-10-06 | Fujitsu Semiconductor Ltd | スイッチング電源の制御回路及び電子機器 |
| WO2015136746A1 (ja) * | 2014-03-12 | 2015-09-17 | 日本電気株式会社 | 電源装置及び電源装置の動作方法 |
| WO2019092982A1 (ja) * | 2017-11-13 | 2019-05-16 | 日立オートモティブシステムズ株式会社 | 電子制御装置、車載システム、および電源装置 |
-
1987
- 1987-03-30 JP JP7668987A patent/JPS63245254A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0296131A (ja) * | 1988-06-23 | 1990-04-06 | Asahi Chem Ind Co Ltd | 非感光性熱現像型乾式銀塩材料 |
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| US10938305B2 (en) | 2017-11-13 | 2021-03-02 | Hitachi Automotive Systems, Ltd. | Electronic control device, in-vehicle system, and power supply device |
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